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1. (WO2018059108) SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF, AND ELECTRONIC APPARATUS COMPRISING SAME
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说明书

发明名称 0001   0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130  

权利要求书

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29   30   31   32   33   34   35  

附图

0001   0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044  

说明书

发明名称 : 半导体器件及其制造方法及包括该器件的电子设备

[0001]
相关申请的引用
[0002]
本申请要求于2016年9月30日递交的题为“半导体器件及其制造方法及包括该器件的电子设备”的中国专利申请201610872541.2以及2017年6月30日递交的题为“半导体器件及其制造方法及包括该器件的电子设备”的中国专利申请201710530297.6的优先权,其内容一并于此用作参考。

技术领域

[0003]
本公开涉及半导体领域,具体地,涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

背景技术

[0004]
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中,源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置,缩小水平型器件所占的面积,一般要求源极、漏极和栅极所占的面积缩小,使器件性能变差(例如,功耗和电阻增加),故水平型器件的面积不易进一步缩小。与此不同,在竖直型器件中,源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此,相对于水平型器件,竖直型器件所占的面积更容易缩小。
[0005]
发明内容
[0006]
有鉴于此,本公开的目的至少部分地在于提供一种能够提供改进特性的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
[0007]
根据本公开的一个方面,提供了一种半导体器件,包括:衬底;在衬底上形成的第一器件和第二器件,第一器件和第二器件分别包括:依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层;以及绕沟道层的外周形成的栅堆叠,其中,第一器件的沟道层与第二器件的沟道层基本共面,且第一器件和第二器件各自的第二源/漏层中带有不同的应力。
[0008]
根据本公开的另一方面,提供了一种制造半导体器件的方法,包括:在衬 底上设置第一源/漏层、沟道层和第二源/漏层的叠层;从堆叠的第一源/漏层、沟道层和第二源/漏层分别限定出第一器件的有源区和第二器件的有源区;分别绕第一器件和第二器件各自有源区中的沟道层的外周形成相应器件的栅堆叠;以及在第一器件和第二器件各自的第二源/漏层中引入不同的应力。
[0009]
根据本公开的另一方面,提供了一种电子设备,包括由上述半导体器件形成的集成电路。
[0010]
根据本公开的实施例,第一器件和第二器件各自的第二源/漏层中可以带有不同的应力,以便针对第一器件和第二器件分别提供单独的应力工程。例如,这可以通过在第二源/漏层引入带应力材料来进行。于是,能够在沟道中产生应力,以进一步改善器件性能。
[0011]
另外,栅堆叠绕沟道层的外周形成且沟道形成于沟道层中,从而栅长由沟道层的厚度确定。沟道层例如可以通过外延生长来形成,从而其厚度可以很好地控制。因此,可以很好地控制栅长。衬底上不同区域中形成的竖直型器件可以具有不同的栅长。沟道层的外周相对于第一、第二源/漏层的外周可以向内凹入,从而栅堆叠可以嵌入该凹入中,减少或甚至避免与源/漏区的交迭,有助于降低栅与源/漏之间的寄生电容。另外,沟道层可以是单晶半导体材料,可以具有高载流子迁移率和低泄漏电流,从而改善了器件性能。

附图说明

[0012]
通过以下参照附图对本公开实施例的描述,本公开的上述以及其他目的、特征和优点将更为清楚,在附图中:
[0013]
图1至26示出了根据本公开实施例的制造半导体器件的流程的示意图;
[0014]
图27和28分别示出了根据本公开实施例的CMOS配置的半导体器件的端子连接方式;
[0015]
图29至32示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图;
[0016]
图33示出了根据本公开另一实施例的半导体器件的截面图;
[0017]
图34和35示出了根据本公开实施例的源/漏层细化处理;
[0018]
图36和37示出了根据本公开实施例对沟道层进行减薄处理的示意图;
[0019]
图38和39示出了根据本公开实施例对源漏层进行减薄处理的示意图。
[0020]
贯穿附图,相同或相似的附图标记表示相同或相似的部件。

具体实施方式

[0021]
以下,将参照附图来描述本公开的实施例。但是应该理解,这些描述只是示例性的,而并非要限制本公开的范围。此外,在以下说明中,省略了对公知结构和技术的描述,以避免不必要地混淆本公开的概念。
[0022]
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的,其中为了清楚表达的目的,放大了某些细节,并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的,实际中可能由于制造公差或技术限制而有所偏差,并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0023]
在本公开的上下文中,当将一层/元件称作位于另一层/元件“上”时,该层/元件可以直接位于该另一层/元件上,或者它们之间可以存在居中层/元件。另外,如果在一种朝向中一层/元件位于另一层/元件“上”,那么当调转朝向时,该层/元件可以位于该另一层/元件“下”。
[0024]
根据本公开实施例的竖直型半导体器件可以包括在衬底上依次叠置的第一源/漏层、沟道层和第二源/漏层。各层之间可以彼此邻接,当然中间也可能存在其他半导体层,例如泄漏抑制层和/或开态电流增强层(带隙比相邻层大或小的半导体层)。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区,且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。
[0025]
栅堆叠可以绕沟道层的外周形成。于是,栅长可以由沟道层自身的厚度来确定,而不是如常规技术中那样依赖于耗时刻蚀来确定。沟道层例如可以通过外延生长来形成,从而其厚度可以很好地控制。因此,可以很好地控制栅长。
[0026]
衬底上不同器件区域中的器件各自的沟道层可以实质上共面,例如它们可以在大致平行于衬底表面的平面上延伸。在一个示例中,各器件区域处的沟道层的上表面和/或下表面可以基本上共面。因此,各器件区域处的沟道层可以 具有不同的厚度,相应地可以具有不同的沟道长度。
[0027]
沟道层的外周可以相对于第一、第二源/漏层的外周向内凹入。这样,所形成的栅堆叠可以嵌于沟道层相对于第一、第二源/漏层的凹入中。优选地,栅堆叠在第一源/漏层、沟道层和第二源/漏层的叠置方向(竖直方向,例如大致垂直于衬底表面)上的范围处于所述凹入在该方向上的范围之内。于是,可以减少或甚至避免与源/漏区的交迭,有助于降低栅与源/漏之间的寄生电容。
[0028]
在第一器件和第二器件为不同导电类型器件的情况下(例如,第一器件为n型器件,第二器件为p型器件),栅堆叠特别是其中的栅导体层可能需要对第一器件和第二器件分别不同地形成(例如,以不同功函数的栅导体材料来分别形成n型器件和p型器件的栅导体层)。例如,第一器件和第二器件可以分别包括具有适合功函数且嵌入于相应凹入内的相应栅导体材料。
[0029]
另外,为了便于制造到栅导体层的电接触,还可以包括将栅导体层引出的栅极接触垫。这种栅极接触垫可以与栅堆叠(具体地,栅导体层)电接触,并沿着远离沟道层的方向延伸(例如,延伸超出有源区外周)。有利地,为了便于制造,可以利用第一器件和第二器件之一(例如,第一器件)的栅导体层来形成这种栅极接触垫,即便对于另一器件(例如,第二器件)。例如,一种器件(例如,第一器件)的栅导体层可以从相应凹入向外延伸从而充当栅极接触垫,另外其栅导体层的另一部分可以延伸至另一种器件(例如,第二器件)的栅导体层,从而充当栅极接触垫。
[0030]
根据本公开的实施例,可以针对第一器件和第二器件分别进行不同的应力工程,从而在第一器件和第二器件各自的第二源/漏层中引入不同的应力。应力工程可以包括应变源/漏、应力衬层、应力记忆等。例如,第一器件和第二器件各自的第二源/漏层中的至少一个第二源/漏层可以包括带应力半导体材料(可以称作“第一半导体材料”),以在沟道层中产生应力。该带应力半导体材料可以与沟道层邻接,或者在该带应力半导体层与沟道层之间可以存在中间层(例如,用作生长带应力半导体层的种子层,可以称作“第二半导体材料”)。带应力的第一半导体材料可以产生沿器件中电流流动方向(在此,竖直方向)的应力。对于第一器件和第二器件,特别是在它们具有不同导电类型的情况下,第一器件和第二器件各自的第二源/漏层中可以带有相反的应力。例如,对于p 型器件,带应力半导体材料可以在沟道层中沿电流流动方向产生压应力;而对于n型器件,带应力半导体材料可以在沟道层中沿电流流动方向产生拉应力。例如,第一半导体材料在无应变时的晶格常数可以大于第二半导体材料在无应变时的晶格常数,从而在沟道层中产生压应力(特别是对于p型器件);或者,第一半导体材料在无应变时的晶格常数可以小于第二半导体材料在无应变时的晶格常数,从而在沟道层中产生拉应力(特别是对于n型器件)。例如,对于p型器件,第一半导体材料是第一SiGe,第二半导体材料是第二SiGe,且第一SiGe中的Ge浓度大于第二SiGe中的Ge浓度。或者,对于n型器件,第一半导体材料是第一SiGe,第二半导体材料是第二SiGe,且第一SiGe中的Ge浓度小于第二SiGe中的Ge浓度。
[0031]
沟道层可以由单晶半导体材料构成,以改善器件性能。当然,第一、第二源/漏层也可以由单晶半导体材料构成。这种情况下,沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以是共晶体。沟道层单晶半导体材料的电子或空穴迁移率可以大于第一、第二源/漏层(特别是其中与沟道层邻接的部分,例如上述中间层)的电子或空穴迁移率。另外,第一、第二源/漏层(特别是其中与沟道层邻接的部分,例如上述中间层)的禁带宽度可以大于沟道层单晶半导体材料的禁带宽度。
[0032]
根据本公开的实施例,沟道层单晶半导体材料与第一、第二源/漏层(特别是其中与沟道层邻接的部分,例如上述中间层)可以具有相同的晶体结构。在这种情况下,第一、第二源/漏层(特别是其中与沟道层邻接的部分,例如上述中间层)在没有应变的情况下的晶格常数可以大于沟道层单晶半导体材料在没有应变的情况下的晶格常数。于是,沟道层单晶半导体材料的空穴迁移率可以大于其在没有应变的情况下的空穴迁移率,或沟道层单晶半导体材料的轻空穴的有效质量可以小于其在没有应变的情况下的轻空穴的有效质量,或沟道层单晶半导体材料的轻空穴的浓度可以大于其在没有应变的情况下的轻空穴的浓度。备选地,第一、第二源/漏层(特别是其中与沟道层邻接的部分,例如上述中间层)在没有应变的情况下的晶格常数可以小于沟道层单晶半导体材料在没有应变的情况下的晶格常数。于是,沟道层单晶半导体材料的电子迁移率大于其在没有应变的情况下的电子迁移率,或沟道层单晶半导体材料的电子 的有效质量小于其在没有应变的情况下的电子的有效质量。
[0033]
根据本公开的实施例,对于源/漏区的掺杂可以部分地进入沟道层靠近第一源/漏层和第二源/漏层的端部。由此,在沟道层靠近第一源/漏层和第二源/漏层的端部形成掺杂分布,这有助于降低器件导通时源/漏区与沟道区之间的电阻,从而提升器件性能。
[0034]
根据本公开的实施例,沟道层可以包括与第一、第二源/漏层(特别是其中与沟道层邻接的部分,例如上述中间层)不同的半导体材料。这样,有利于对沟道层进行处理例如选择性刻蚀,以使之相对于第一、第二源/漏层凹入。另外,第一源/漏层和第二源/漏层(特别是其中与沟道层邻接的部分,例如上述中间层)可以包括相同的半导体材料。
[0035]
有源区中的各层可以通过外延生长形成,从而可以精确地控制其厚度。例如,第一源/漏层可以是在衬底上外延生长的半导体层,沟道层可以是在第一源/漏层上外延生长的半导体层,第二源/漏层可以是在沟道层上外延生长的半导体层。
[0036]
根据本公开的实施例,还可以在第一器件和/或第二器件各自的第一源/漏层和第二源/漏层的表面上设置衬层。该衬层甚至可以带应力。例如,对于n型器件,应力衬层可以带压应力,以在沟道层中产生拉应力;对于p型器件,应力衬层可以带拉应力,以在沟道层中产生压应力。因此,可以进一步改善器件性能。
[0037]
根据本公开的实施例,第一器件和第二器件可以是不同导电类型的器件,并因此可以形成互补金属氧化物半导体(CMOS)配置。
[0038]
这种半导体器件例如可以如下制造。具体地,可以在衬底上设置第一源/漏层、沟道层和第二源漏层的叠层。可以通过衬底自身或者通过在衬底上外延生长来设置第一源/漏层。接着,可以在第一源/漏层上外延生长沟道层,并可以在沟道层上外延生长第二源/漏层。在外延生长时,可以控制所生长的沟道层的厚度。由于分别外延生长,至少一对相邻层之间可以具有清晰的晶体界面。另外,可以分别对各层进行不同掺杂,于是至少一对相邻层之间可以具有掺杂浓度界面。对于沟道层,可以进行一定的处理,使得其在第一器件区域和第二器件区域可以具有不同的厚度。例如,可以在生长沟道层之后对其在某器件区 域中的部分进行减薄处理(例如,刻蚀),或者在某器件区域进一步生长沟道层(即,加厚);或者,可以在生长第一源/漏层之后对其在某器件区域中的部分进行减薄处理(例如,刻蚀),然后再生长沟道层。
[0039]
对于叠置的第一源/漏层、沟道层和第二源/漏层,可以分别在第一器件区域和第二器件区域中限定第一器件和第二器件的有源区。例如,可以将它们依次选择性刻蚀为所需的形状。第一器件和第二器件各自的有源区可以由相同的第一源/漏层、沟道层和第二源/漏层来得到。通常,有源区可以呈柱状(例如,圆柱状)。为了便于在后继工艺中连接第一源/漏层中形成的源/漏区,对第一源/漏层的刻蚀可以只针对第一源/漏层的上部,从而第一源/漏层的下部可以延伸超出其上部的外周。然后,可以绕沟道层的外周形成栅堆叠。
[0040]
另外,可以使沟道层的外周相对于第一、第二源/漏层的外周向内凹入,以便限定容纳栅堆叠的空间。例如,这可以通过选择性刻蚀来实现。这种情况下,栅堆叠可以嵌入该凹入中。
[0041]
在第一、第二源/漏层中可以形成源/漏区。例如,这可以通过对第一、第二源/漏层掺杂来实现。例如,可以进行离子注入、等离子体掺杂等。根据一有利实施例,可以在沟道层的外周相对于第一、第二源/漏层的外周形成的凹入中,形成牺牲栅,然后在第一、第二源/漏层的表面上形成掺杂剂源层,并通过例如退火使掺杂剂源层中的掺杂剂经第一、第二源/漏层进入有源区中。牺牲栅可以阻止掺杂剂源层中的掺杂剂直接进入沟道层中。但是,可以有部分掺杂剂经由第一、第二源/漏层而进入沟道层靠近第一源/漏层和第二源/漏层的端部。如果第一器件和第二器件具有不同的导电类型,则可以分别进行掺杂。
[0042]
可以分别在第一器件和第二器件各自的沟道层的凹入中形成针对相应器件的栅堆叠。如果第一器件和第二器件具有不同导电类型且分别形成不同的栅堆叠,则它们的栅堆叠可以分别先后形成。在后一次形成栅堆叠时,可以利用其中的栅导体层来形成第一器件和第二器件各自的栅极接触垫。这可以通过对栅导体层进行构图来形成。
[0043]
在此,还可以应用应力工程,以在第一器件和第二器件各自的第二源/漏层中引入不同的应力。例如,可以应用应变源/漏技术。具体地,可以在第一器件和第二器件至少之一的第二源/漏层中引入应变或带应力材料,以便在沟 道层中产生应力。例如,可以对第二源/漏层进行构图,以至少部分地去除第二源/漏层,然后以第二源/漏层的残留部分(在第二源/漏层未被完全去除的情况下)或者沟道层(在第二源/漏层被完全去除的情况下)为种子来生长带应力半导体材料。
[0044]
本公开可以各种形式呈现,以下将描述其中一些示例。
[0045]
图1至26示出了根据本公开实施例的制造半导体器件的流程的示意图。在以下,以分别形成n型器件和p型器件为例进行描述,以便更详尽地展现形成不同导电类型器件的情况。应当理解,当然也可以形成相同导电类型的器件。
[0046]
如图1所示,提供衬底1001。该衬底1001可以是各种形式的衬底,包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中,为方便说明,以体Si衬底为例进行描述。在此,提供p型硅晶片作为衬底1001。在衬底1001中,例如可以通过离子注入,形成n型阱区1001w。p型器件可以形成在n型阱区1001w上(因此将其称作p型器件区域);而n型器件可以形成在p型Si衬底1001的其他区域上(因此将其称作n型器件区域)。
[0047]
在衬底1001上,可以通过例如外延生长,依次形成第一源/漏层1031、沟道层1003和第二源/漏层1005。例如,第一源/漏层1031可以包括SiGe(Ge的原子百分比可以为约10-40%),厚度为约20-50nm;沟道层1003可以包括Si,厚度为约10-100nm;第二源/漏层1005可以包括SiGe(Ge的原子百分比可以为约10-40%),厚度为约20-50nm。SiGe在没有应变的情况下的晶格常数大于Si在没有应变的情况下的晶格常数。
[0048]
第一源/漏层1031、沟道层1003和第二源/漏层1005的材料选择不限于此,可以包括能够提供适当刻蚀选择性的其他半导体材料。例如,沟道层1003可以包括Si:C、Ge或III-V族化合物半导体材料。另外,沟道层1003可以包括与第一源/漏层1031、第二源/漏层1005相同的构成组分,但是组分含量不同的半导体材料(例如,都是SiGe,但是其中Ge的原子百分比不同),只要沟道层1031相对于之上的第一源/漏层1031以及之上的第二源/漏层1005具备刻蚀选择性。另外,第一源/漏层1031和第二源/漏层1005可以包括Si:C(C的原子百分比可以为约0.1-5%),沟道层1003可以包括Si。Si:C在没有应变的 情况下的晶格常数小于Si在没有应变的情况下的晶格常数。
[0049]
在第二源/漏层1005上,可以通过例如淀积,形成介质层1501。介质层1501可以起到掩模、保护层等作用。例如,介质层1501可以包括氮化物,厚度为约10-100nm。
[0050]
接下来,可以限定器件的有源区。例如,这可以如下进行。具体地,如图2(a)和2(b)(图2(a)是截面图,图2(b)是俯视图,其中的AA′线示出了截面的截取位置)所示,可以在图1所示的介质层1501上形成光刻胶(未示出),通过光刻(曝光和显影)将光刻胶构图为所需形状(在该示例中,大致圆形),并以构图后的光刻胶为掩模,依次对介质层1501、第二源/漏层1005、沟道层1003和第一源/漏层1031进行选择性刻蚀如反应离子刻蚀(RIE)。刻蚀进行到第一源/漏层1031中,但并未进行到第一源/漏层1031的底面处,以便于后继制造接触部。于是,刻蚀后第二源/漏层1005、沟道层1003以及第一源/漏层1031的上部形成柱状(在本示例中,圆柱状)。RIE例如可以按大致垂直于衬底表面的方向进行,从而该柱状也大致垂直于衬底表面。之后,可以去除光刻胶。
[0051]
在该示例中,分别在p型器件区域和n型器件区域构图针对p型器件和n型器件的有源区。在此,为描述方便起见,将针对p型器件的第一源/漏层、沟道层和第二源/漏层分别标示为1031p、1003p和1005p,将针对n型器件的第一源/漏层、沟道层和第二源/漏层分别标示为1031n、1003n和1005n。在该阶段,第一源/漏层1031在p型器件和n型器件区域之间尚连续,图2(a)和2(b)中以虚线示意性示出了p型器件区域和n型器件区域之间的边界。
[0052]
在以下的描述中,当对p型器件区域和n型器件区域统一进行描述时,使用1031、1003和1005的附图标记;而当需要对p型器件区域和n型器件区域分别进行描述时,则分别使用1031p、1003p和1005p以及1031n、1003n和1005n的附图标记。
[0053]
在该示例(SiGe-Si-SiGe叠层)中,在RIE之后,由于SiGe在没有应变的情况下的晶格常数大于Si在没有应变的情况下的晶格常数,在Si中产生应变,此应变会使Si的空穴迁移率大于其在没有应变的情况下的空穴迁移率,或Si的轻空穴的有效质量小于其在没有应变的情况下的轻空穴的有效质量, 或Si的轻空穴的浓度大于其在没有应变的情况下的轻空穴的浓度,进而使p型器件的开态电流增加并因此增强了p型器件的性能。
[0054]
备选地,在Si:C-Si-Si:C叠层的情况下,在RIE之后,由于Si:C在没有应变的情况下的晶格常数小于Si在没有应变的情况下的晶格常数,在Si中产生应变,此应变会使Si的电子迁移率大于其在没有应变的情况下的电子迁移率,或Si的电子的有效质量小于其在没有应变的情况下的电子的有效质量,进而使n型器件的开态电流增加并以此增强了n型器件的性能。
[0055]
另外,如果选用SiGe作为沟道层材料而用Si作为源/漏层材料,此选择既可以增加p型器件的开态电流,又可以减小p型器件的关态电流,从而增强了p型器件的性能。原因在于Si的禁带宽度大于SiGe的禁带宽度,而SiGe中空穴迁移率大于Si的空穴迁移率。
[0056]
然后,如图3所示,可以使沟道层1003的外周相对于第一源/漏层1031和第二源/漏层1005的外周凹入(在该示例中,沿大致平行于衬底表面的横向方向凹入)。该凹入的上下侧壁分别由沟道层1003与第二源/漏层1005以及沟道层与第一源/漏层1031之间的界面限定。例如,这可以通过相对于第一源/漏层1031和第二源/漏层1005,进一步选择性刻蚀(例如,各向同性刻蚀,例如可以使用TMAH溶液进行湿法刻蚀)沟道层1003来实现。例如,可以使用原子层刻蚀(ALE)或数字化刻蚀,来进行选择性刻蚀。例如,通过例如热处理,使第一源/漏层1031、沟道层1003和第二源/漏层1005的表面氧化,且然后去除它们各自的表面氧化层。在沟道层1003是SiGe且第一源/漏层1031和第二源/漏层1005为Si的情况下,SiGe的氧化速率高于Si的氧化速率,且SiGe上的氧化物更易于去除。可以重复氧化-去除氧化物的步骤,以实现所需的凹入。相比于常规的选择性刻蚀,这种方式可以更好地控制凹入的程度。
[0057]
这样,就限定了有源区(刻蚀后的第一源/漏层1031、沟道层1003和第二源/漏层1005)。在该示例中,有源区大致呈柱状。在有源区中,第一源/漏层1031的上部和第二源/漏层1005的外周实质上对准,而沟道层1003的外周相对凹入。该凹入的上下侧壁分别由沟道层1003与半第二源/漏层1005以及沟道层1003与第一源/漏层1031之间的界面限定。
[0058]
当然,有源区的形状不限于此,而是可以根据设计布局形成其他形状。例 如,在俯视图中,有源区可以呈椭圆形、方形、矩形等。
[0059]
在沟道层1003相对于第一源/漏层1031的上部和第二源/漏层1005的外周而形成的凹入中,随后将形成栅堆叠。为避免后继处理对于沟道层1003造成影响或者在该凹入中留下不必要的材料从而影响后继栅堆叠的形成,可以在该凹入中填充一材料层以占据栅堆叠的空间(因此,该材料层可以称作“牺牲栅”)。例如,这可以通过在图3所示的结构上淀积氮化物,然后对淀积的氮化物进行回蚀如RIE。可以以大致垂直于衬底表面的方向进行RIE,氮化物可仅留在凹入内,形成牺牲栅1007,如图4所示。这种情况下,牺牲栅1007可以基本上填满上述凹入。
[0060]
另外,还可以制作浅沟槽隔离(STI)。例如,可以通过在需要隔离之处刻蚀沟槽,然后在沟槽中填充氧化物,来形成STI 1051,如图5所示。本领域技术人员知道多种STI工艺,在此不再赘述。STI 1051可以分别设置在p型器件的有源区周围以及n型器件的有源区周围。
[0061]
接下来,可以在第一源/漏层1031和第二源/漏层1005中形成源/漏区。这可以通过对第一源/漏层1031和第二源/漏层1005进行掺杂来形成。例如,这可以如下进行。
[0062]
具体地,如图6所示,可以在图5所示的结构上形成p型掺杂剂源层1009p。例如,p型掺杂剂源层1009p可以包括氧化物如氧化硅,其中含有p型掺杂剂如B。在此,掺杂剂源层1009可以是一薄膜,例如厚度为约2-10nm,从而可以通过例如化学气相淀积(CVD)或原子层淀积(ALD)等大致共形地淀积在图5所示结构的表面上。
[0063]
另外,为了避免与随后形成的n型掺杂剂源层之间的交叉污染,可以在p型掺杂剂源层1009p上形成扩散阻挡层1053。例如,扩散阻挡层1053可以包括氮化物、氮氧化物、氧化物等,厚度为约0.5-5nm。
[0064]
然后,如图7所示,可以对p型掺杂剂源层1009p(以及扩散阻挡层1053)进行构图(例如,通过光刻),使其留于需要进行p型掺杂的区域。在该示例中,p型掺杂剂源层1009p可以留于p型器件区域(因为其源/漏层需要p型掺杂)以及n型器件区域中将形成体接触的区域(如果有的话,因为对于n型器件可以形成p型的体接触区)。
[0065]
接着,如图8所示,可以在图7所示的结构上形成n型掺杂剂源层1009n。例如,n型掺杂剂源层1009n可以包括氧化物,其中含有n型掺杂剂如As或P,厚度为约2-10nm。n型掺杂剂源层1009n可以按p型掺杂剂源层1009p相同的方式形成。n型掺杂剂源层1009n可以覆盖需要n型掺杂的区域,例如n型器件区域(因为其源/漏层需要n型掺杂)以及p型器件区域中将形成体接触的区域(如果有的话,因为对于p型器件可以形成n型的体接触区)。
[0066]
可选地,还可以在n型掺杂剂源层1009n形成另一扩散阻挡层,以抑制向外扩散或交叉污染。
[0067]
接着,如图9所示,可以通过例如在约800-1100℃下进行退火,使掺杂剂源层1009p和1009n中包含的掺杂剂进入有源区中,从而在其中形成掺杂区,如图中的阴影部分所示。更具体地,在p型器件区域中,可以在第一源/漏层1031p中形成p型器件的源/漏区之一1011p-1,且在第二源/漏层1005p中形成p型器件的另一源/漏区1011p-2。类似地,在n型器件区域中,可以在第一源/漏层1031n中形成n型器件的源/漏区之一1011n-1,且在第二源/漏层1005n中形成n型器件的另一源/漏区1011n-2。之后,可以去除掺杂剂源层1009p和1009n以及扩散阻挡层1053。
[0068]
另外,尽管有牺牲栅1007存在,但是掺杂剂也可以经由第一源/漏层1031和第二源/漏层1005而进入沟道层1003中,从而在沟道层1003的上下两端处形成一定的掺杂分布(例如形成延伸区),如图中的椭圆虚线图所示。这种掺杂分布可以降低器件导通时源漏区之间的电阻,从而提升器件性能。
[0069]
在以上示例中,通过从掺杂剂源层向有源区中驱入(drive in)掺杂剂来形成源/漏区,但是本公开不限于此。例如,可以通过离子注入、等离子体掺杂(例如,沿着图5中结构的表面进行共形掺杂)等方式,来形成源/漏区。当然,可以对需要p型掺杂的区域和需要n型掺杂的区域分别进行。在对一个区域进行处理时,可以利用例如光刻胶遮挡另一区域。这种分区域处理在CMOS工艺中是常见的。另外,如果形成相同导电类型的器件,则还可以在生长源/漏层时进行原位掺杂。
[0070]
在以上示例中,先形成p型掺杂剂源层1009p,然后再形成n型掺杂剂源层1009n。但是本公开不限于此,它们的顺序可以交换。
[0071]
另外,为了降低源/漏与栅之间的电容,还可以对源/漏层进行细化处理,并部分地用低k介质替代。例如,如图34所示,可以在图9所示的结构(去除掺杂剂源层和扩散阻挡层)中,选择性刻蚀源/漏层,使其变细(甚至可以细于沟道层)。之后,如图35所示,可以通过侧墙(spacer)形成工艺,利用低k介质来形成低k介质侧墙1007′。
[0072]
另外,为了降低接触电阻,还可以对源/漏层进行硅化处理。例如,可以在图9所示的结构(去除掺杂剂源层和扩散阻挡层或在上述源/漏极进行细化处理之后且在形成低k介质侧墙1007′之前)上淀积一层NiPt(例如,Pt含量为约2-10%,厚度为约2-10nm),并在约200-400℃的温度下退火,使NiPt与Si发生反应,从而生成SiNiPt。之后,可以去除未反应的剩余NiPt。
[0073]
接下来,可以形成栅堆叠。为了减少栅堆叠与源/漏层之间的交迭,可以在有源区周围形成介质层,以遮挡下层的源/漏层1031。例如,如图10所示,可以在图9所示的结构上(或者,在进行源/漏层细化处理的情况下,在图28所示的结构上)淀积氧化物,并对其回蚀,以形成介质层1013。在回蚀之前,可以对淀积的氧化物进行平坦化处理如化学机械抛光(CMP)或溅射。在此,介质层1013的顶面可以位于沟道层1003的顶面与底面之间,这有助于形成自对准的栅堆叠,这将在以下进一步详细描述。
[0074]
在形成介质层时,可以保留牺牲栅1007,以避免介质层的材料进入要容纳栅堆叠的上述凹入中。之后,可以去除牺牲栅1007,以释放该凹入中的空间。例如,可以相对于介质层1013(氧化物)以及第二源/漏层1005(SiGe)和沟道层1003(Si),选择性刻蚀牺牲栅1007(氮化物)。在去除牺牲栅1007时,在此同为氮化物的介质层1501也可以被去除。
[0075]
然后,如图11所示,可以在凹入中形成栅堆叠。在此,可以针对p型器件和n型器件,分别形成不同的栅堆叠。以下,以先形成p型器件的栅堆叠为例进行描述。但是,本公开不限于此,例如也可以先形成n型器件的栅堆叠。
[0076]
具体地,可以在图10所示的结构(去除牺牲栅1007)上依次淀积栅介质层1015和针对p型器件的栅导体层1017p,并对所淀积的栅导体层1017p(以及可选地栅介质层1015)进行回蚀,使其在凹入之外的部分的顶面不高于且优选低于沟道层1003的顶面。例如,栅介质层1015可以包括高K栅介质如 HfO 2;栅导体层1017p可以包括金属栅导体。另外,在栅介质层1015和栅导体层1017p之间,还可以形成功函数调节层。在形成栅介质层1015之前,还可以形成例如氧化物的界面层。
[0077]
由于介质层1013的顶面设置,栅堆叠仅与沟道层1003在竖直方向上的侧面相交迭,而与第一、第二源/漏层各自在竖直方向上的侧面不交迭。即,栅堆叠自对准于沟道层1003。这样,栅堆叠可以嵌入到凹入中,从而与沟道层1003的整个高度相交迭。
[0078]
然后,如图12所示,可以对栅导体层1017p进行选择性刻蚀如RIE。刻蚀可以有源区特别是顶端的第二源/漏层为掩模。例如,可以以大致垂直于衬底表面的方向进行RIE,于是栅导体层1019p可仅留在凹入内。刻蚀可以停止于栅介质层1015。然后,如图13所示,可以利用例如光刻胶1055遮蔽p型器件区域中的栅导体层1017p(当前处于凹入内),并露出n型器件区域中的栅导体层1017p。之后,可以通过选择性刻蚀如湿法腐蚀,去除n型器件区域中的栅导体层1017p。于是,形成了针对p型器件的栅堆叠(1015/1017p),该栅堆叠嵌入在p型器件的沟道层1003p的凹入中。
[0079]
接下来,可以形成针对n型器件的栅堆叠。n型器件的栅堆叠也可以类似地形成。例如,如图14所示,可以形成针对n型器件的栅导体层1017n。例如,可以在图13所示的结构(去除光刻胶1055)上淀积栅导体层1017n,并对所淀积的栅导体层1017n进行回蚀,使其在凹入之外的部分的顶面不高于且优选低于沟道层1003的顶面。例如,栅导体层1017n可以包括金属栅导体。另外,在栅介质层1015和栅导体层1017n之间,还可以形成功函数调节层。在该示例中,n型器件和p型器件可以共用相同的栅介质层1015;当然,本公开不限于此,例如也可以去除栅介质层1015,并针对n型器件另外形成栅介质层。在该示例中,由于n型器件沟道层1003n和p型器件沟道层1003p是同时经过薄膜生长和选择性刻蚀而形成的,n型器件沟道层1003n的上表面与p型器件沟道层1003p的上表面基本共面,n型器件沟道层1003n的下表面与p型器件沟道层1003p的下表面基本共面。
[0080]
可以看到,栅导体层1017n不仅形成于n型器件区域中,还形成于p型器件区域中,且与栅导体层1017p相接触。之后,可以利用栅导体层1017n制作 栅极接触垫,以便随后制作到栅极的接触部。
[0081]
当然,形成栅堆叠的方式不限于此。例如,在形成针对p型器件的栅堆叠之后,可以利用光刻胶遮蔽p型器件区域,并通过选择性刻蚀如RIE,去除栅导体层1017p在n型器件区域的部分。然后,可以在n型器件区域中形成针对n型器件的栅堆叠(例如,在保留光刻胶遮蔽p型器件区域的情况下)。
[0082]
接下来,可以对栅导体层1017n进行构图,形成栅极接触垫,以便于后继互连制作。例如,如图15(a)和15(b)(图15(a)是截面图,图15(b)是俯视图,其中的AA′线示出了截面的截取位置)所示,可以在图14所示的结构上形成光刻胶1019。该光刻胶1019例如通过光刻构图为覆盖栅导体层1017n露于凹入之外的一部分,且露出栅导体层1017n露于凹入之外的其他部分。在该示例中,如图15(b)所示,光刻胶1019在p型器件区域和n型器件区域可以分别呈从相应有源区的外周向外沿一定方向延伸的条状。为便于构图,p型器件区域和n型器件区域上的光刻胶条彼此实质上对准。
[0083]
然后,如图16所示,可以光刻胶1019为掩模,对栅导体层1017n进行选择性刻蚀如RIE。这样,栅导体层1017n除了留于凹入之内的部分之外,被光刻胶1019遮挡的部分得以保留,并用作栅极接触垫。随后,可以通过这种栅极接触垫来实现到栅堆叠的电连接。
[0084]
至此,已基本完成了器件的制作。如图16所示,根据该实施例的半导体器件可以包括均为竖直器件形式的p型器件和n型器件。p型器件和n型器件各自均包括沿竖直方向叠置的第一源/漏层1031、沟道层1003和第二源/漏层1005。在第一源/漏层1031和第二源/漏层1005中形成了源/漏区。沟道层1003横向凹入,栅堆叠绕沟道层1003的外周形成,且嵌于该凹入中。各器件还包括从栅导体向外延伸的栅极接触垫。
[0085]
另外,在该半导体器件中,可以应用应变源/漏技术。例如,可以在处于上端的第二源/漏层1005中结合带应力半导体材料。
[0086]
为了在后继处理中应力增强、保护有源区以及准确停止刻蚀等目的,可以在第一源/漏层1031和第二源/漏层1005的表面上形成一衬层。
[0087]
为此,可以进一步处理,以露出第一源/漏层1031和第二源/漏层1005的表面(第二源/漏层1005的表面事实上已经露出在外),特别是即将要在之上 形成接触部的上表面。例如,如图16所示,可以进一步对栅介质层1015和隔离层1013进行选择性刻蚀如RIE。RIE可以沿大致垂直于衬底表面的方向进行。于是,除了留于栅堆叠和沟道层下方的部分之外,第一源/漏层1031的上表面被露出。之后,可以去除光刻胶1019。
[0088]
然后,可以在图16所示的结构上形成一衬层。在此,出于进一步改善性能的目的,衬层可以带应力,且针对p型器件和n型器件可以形成不同的带应力衬层。例如,如图17所示,可以在图16所示的结构上形成针对p型器件的衬层1101(可以带应力)。例如,可以通过大致共形地淀积一层氮化物层,来形成衬层1101。衬层1101的厚度可以为约10-50nm,并可以带拉应力,以在沟道层中产生压应力。另外,在衬层1101上可以形成例如淀积刻蚀停止层1103,例如氧化物。然后,可以形成覆盖p型器件区域的光刻胶1057,并以光刻胶1057为掩模,对刻蚀停止层1103以及衬层1101进行选择性刻蚀如RIE,使其留于p型器件区域中。之后,可以去除光刻胶1057。
[0089]
另外,可以按相似的方式,在n型器件区域上形成衬层1105。例如,如图18所示,可以在图17所示的结构上形成针对n型器件的衬层1105(可以带应力)。例如,可以通过大致共形地淀积一层氮化物层,来形成衬层1105。衬层1105的厚度可以为约10-50nm,并可以带压应力,以在沟道层中产生拉应力。然后,可以形成覆盖n型器件区域的光刻胶1059,并以光刻胶1059为掩模,对衬层1105进行选择性刻蚀如RIE,使其留于n型器件区域中。RIE可以停止于刻蚀停止层1103。之后,可以去除光刻胶1059。
[0090]
这样,就在p型器件区域和n型器件区域分别形成了相应的(带应力)衬层,它们的形成顺序可以交换。如图所示,衬层可以覆盖源/漏层的上表面,于是可以保护有源区,而且可以在随后的接触孔刻蚀时充当刻蚀停止层。备选地,可以针对p型器件区域和n型器件区域统一形成衬层,该衬层可以不带应力,也可以带应力。
[0091]
如图所示,衬层1101和1105可以覆盖第一源/漏层1031和第二源/漏层1005的上表面,于是可以保护有源区,而且可以在随后充当刻蚀停止层。
[0092]
然后,可以如图19所示,在图18所示的结构上形成层间电介质层1021。例如,可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1021。 CMP可以停止于衬层1101。在图19中,将氧化物的刻蚀停止层1103与层间电介质层1021一体示出。
[0093]
接下来,可以进行应变源/漏处理。在此,可以对p型器件和n型器件分别进行应变源/漏处理。应当理解,可以仅对其中一个器件进行处理,或者处理的顺序可以改变。
[0094]
例如,如图20所示,可以对p型器件区域的衬层1101进行构图,以至少部分地露出第二源/漏层1005p的顶面。在此,可以对衬层1101进行选择性刻蚀如RIE。RIE例如可以沿大致垂直于衬底表面的方向进行。于是,衬层1101在第二源/漏层1005p顶面上的部分可以被去除,其竖直部分的顶端也可以被去除一部分。于是,在层间电介质层1021(以及衬层1101)中留下了一个开口,第二源/漏层1005p通过该开口而露出。
[0095]
然后,如图21(a)所示,可以在层间电介质层1021中如上所述形成的开口的侧壁上,形成侧墙(spacer)1203。例如,侧墙1203可以包括氮化物,其宽度(图中水平方向上的维度)可以大至覆盖半导体层1005的侧壁部分(但不完全覆盖第二源/漏层1005p的顶面)。本领域技术人员知道多种方式来形成侧墙。例如,可以在图20所示的结构上以大致共形的方式淀积一层氮化物,并以基本上垂直于衬底表面的方向对淀积的氮化物间RIE,以去除其水平延伸部分,留下其(在开口侧壁上的)竖直延伸部分,来得到侧墙。侧墙1203的宽度主要由所淀积的氮化物的厚度来确定。
[0096]
根据另一实施例,如图21(b)所示,在如上所述在第一源/漏层1031p和第二源/漏层1005p的表面上形成硅化物1005s的情况下(图中仅为方便起见,并未示出第一源/漏层1031p表面上形成的硅化物),在如上所述在层间电介质层1021(以及衬层1101)中开口之后,还可以选择性刻蚀如RIE第二源/漏层1005p,使其下凹一定程度。之后,可以如上所述进行侧墙形成工艺。于是,不仅可以在层间电介质层1021中的开口的侧壁上形成侧墙,而且可以在硅化物1005s的侧壁上形成侧墙1203′。
[0097]
在以下的描述中,以图21(a)中示出的情形为例。但是,本领域技术人员应当理解,以下描述的工艺同样适用于图21(b)中示出的情形。
[0098]
随后,如图22所示,可以所形成的侧墙1203为掩模,选择性刻蚀第二源 /漏层1005p。在此,可以利用RIE,或者为了精确控制刻蚀深度和减小图形影响(loading effects)可使用原子层刻蚀(ALE)。刻蚀并不进行到第二源/漏层1005p的底面,而是在底部留下一部分第二源/漏层1005p。由于侧墙1203的存在,第二源/漏层1005p的侧壁部分也被保留。于是,第二源/漏层1005p呈“U”状。
[0099]
接着,如图23所示,可以第二源/漏层1005p的残留部分为种子,外延生长带应力半导体材料1205。由于第二源/漏层1005p呈“U”状,从而外延生长可以在第二源/漏层1005p的底部以及侧壁部分上进行,有利于形成高质量的外延层。在此,衬层1101(结合层间电介质层1021)起到了应力保持或增强的作用,可以称为应力增强层。在外延生长带应力半导体材料1205时,应力增强层限制了第二源/漏层1005p的残留部分或种子的自由移动,进而增加了施加到沟道中的应力。应力增强层可以具有与所生长的带应力半导体材料所带的应力相反的应力。
[0100]
半导体材料1205对于p型器件可以在沟道层中产生压应力。例如,在本例(源/漏层为SiGe,且沟道层为Si)中,对于p型器件,半导体材料1205可以包括SiGe(Ge原子百分比大于第二源/漏层中的Ge原子百分比)。当然,半导体材料1205不限于此,也可以包括晶格常数与第二源/漏层1005p不同的其他半导体材料如GeSn或III-V族化合物半导体材料等。另外,在外延生长半导体材料1205时,可以对其进行原位掺杂,例如对于p型器件进行p型掺杂(掺杂浓度例如为约1E18-2E20cm -3)。
[0101]
如上所述,为了应用应变源/漏技术,衬层1101被开口。为了提供有源区保护和刻蚀停止层等目的,可以补全衬层1101。如图24所示,可以在开口中形成衬层补全部1101′。例如,可以在图23所示的结构上淀积氮化物,并对氮化物进行平坦化处理如CMP,CMP可以停止于层间电介质层1021。这样,氮化物填充于开口中,形成衬层补全部1101′。
[0102]
之后,可以按照相同的方式,对n型器件进行处理。例如,可以在层间电介质层1021和衬层1105中开口,在开口的侧壁上形成侧墙1203′,并通过开口选择性刻蚀第二源/漏层1005n从而留下U形的种子层,在种子层上生长半导体材料1207,并可以形成衬层补全部1105′来补全衬层1105。于是,可以得 到如图25所示的结构。
[0103]
半导体材料1207对于n型器件可以在沟道层中产生拉应力。例如,在本例(源/漏层为SiGe,且沟道层为Si)中,对于n型器件,半导体材料1207可以包括SiGe(Ge原子百分比小于第二源/漏层中的Ge原子百分比)。当然,半导体材料1207不限于此,也可以包括晶格常数与第二源/漏层1005n不同的其他半导体材料如Si:C、GeSn或III-V族化合物半导体材料等。另外,在外延生长半导体材料1207时,可以对其进行原位掺杂,例如对于n型器件进行n型掺杂(掺杂浓度例如为约1E18-1E21cm -3)。
[0104]
由于这种应变源/漏技术从而在沟道中产生应力,所以可以进一步改善器件性能。
[0105]
在以上实施例中,在对第二源/漏层1005进行刻蚀时,利用了侧墙1203或1203′作为掩模。与此不同,在本实施例中,可以不形成侧墙1203或1203′。例如,在如以上结合图20所述在层间电介质层以及衬层中开口之后,可以直接对露出的半导体层1005进行选择性刻蚀。同样地,刻蚀可以不进行至半导体层1005的底面,而是在底部留下一部分半导体层1005。在此,由于不存在侧墙,半导体层1005的残留部分不存在竖直延伸部分,而是呈基本上平面状。
[0106]
当然,也可以将半导体层1005完全刻蚀掉,例如,对半导体层1005的刻蚀可以停止于沟道层1003。随后,可以沟道层1003为种子层,生长带应力半导体层。
[0107]
然后,可以在层间电介质层1021中形成各种接触部。
[0108]
具体地,如图26所示,可以加厚层间电介质层1021。例如,可以在层间电介质层1021上进一步淀积氧化物,并对淀积的氧化物进行平坦化处理如CMP,来加厚层间电介质层。在层间电介质层1021中,对于p型器件区域,可以形成到源/漏区1011p-1的接触部1023p-1、到源/漏区1011p-2的接触部1023p-2以及到栅导体层1017的接触部1023p-3,并可以形成到阱区1001w的接触部1023n-w。类似地,对于n型器件区域,可以形成到源/漏区1011n-1的接触部1023n-1、到源/漏区1011n-2的接触部1023n-2以及到栅导体层1017的接触部1023n-3,并可以形成到p型衬底1001的接触部1023p-w。这些接触部可以通过在层间电介质层1021以及衬层中刻蚀孔洞,并在其中填充导电材 料如金属(例如,钨)来形成。在填充金属之前,可以在接触孔的内壁上形成阻挡层如TiN。
[0109]
在刻蚀接触孔时,对于层间电介质层1021的刻蚀,可以停止于衬层,然后可以对基本上均匀厚度的衬层进行刻蚀。由于到源/漏区的接触部以及到栅导体层的接触部具有不同的高度,因此对于接触孔的刻蚀是困难的。而在该实施例中,由于衬层的存在,可以相对容易地控制接触孔刻蚀的停止。
[0110]
由于栅极接触垫的存在,从而可以容易地形成到栅极的接触部。另外,由于第一源/漏层中的掺杂区延伸超出有源区之外且至少在其一部分上方并不存在栅极接触垫,从而可以容易地形成它的接触部。
[0111]
图27和28分别示出了根据该实施例的CMOS配置的半导体器件的端子连接方式。
[0112]
如图27所示,p型器件的第一源/漏层1031p和n型阱可以连接到供电电压Vdd,栅极可以连接到输入信号IN,并可以从第二源/漏层1005p引出输出信号OUT。类似地,n型器件的第一源/漏层1031n和p型衬底可以连接到地电压GND(在此,假定Vdd大于GND),栅极可以连接到输入信号IN,并可以从第二源/漏层1005n引出输出信号OUT。在这种连接方式下,在p型器件区域和n器件区域中,第一源/漏层与阱区(或p型衬底)之间并没有结泄漏。但是,可能存在阱之间(n型阱区与p型衬底之间)的结泄漏。
[0113]
备选地,如图28所示,可以将图20中所示的第一源/漏层和第二源/漏层的连接互换。在这种连接方式下,尽管可能存在第一源/漏层与阱区(或p型衬底)之间的结泄漏,但是在某些情况下可以节省面积,因为n型器件和p型器件可以共享接触部。以下将对此进一步描述。
[0114]
图29至32示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。
[0115]
在如以上结合图9所述形成源/漏区并去除掺杂剂源层以及扩散阻挡层之后,如图29所示,可以在p型器件与n型器件区域之间形成导电桥1107。例如,可以图在9所示的结构(去除掺杂剂源层和扩散阻挡层)上,淀积一层导电材料如金属。然后,形成光刻胶1061,该光刻胶1061被构图为覆盖在p型器件与n型器件区域之间延伸的一部分导电材料。之后,可以光刻胶1061为 掩模,对导电材料进行选择性刻蚀如RIE,得到导电桥1107。该导电桥1107跨越STI,将p型器件的第一源/漏层1031p和n型器件的第一源/漏层1031n电连接在一起。
[0116]
备选地,可以按形成导电桥1107的方式,形成一层Si。然后,在进行硅化处理的情况下,Si层可以转变为导电的硅化物,并构成导电桥1107。
[0117]
接下来,可以按照上述实施例中相同的方式进行处理。
[0118]
如图30(a)和30(b)(图30(a)是截面图,图30(b)是俯视图,其中的AA′线示出了截面的截取位置)所示,可以形成p型器件和n型器件各自的栅堆叠,然后形成光刻胶1019′对栅导体层进行构图,以形成栅极接触垫。与上述实施例的不同之处在于,在该示例中,光刻胶1019′在p型器件区域和n型器件区域之间连续延伸。于是,如图31(a)和31(b)(图31(a)是截面图,图31(b)是俯视图,其中的AA′线示出了截面的截取位置)所示,栅导体层1017n从n型器件延伸到p型器件。另外,在图31(b)中,以虚线框示意性示出了导电桥1017。
[0119]
图32示出了形成接触部之后的器件结构。如图32所示,在该示例中,p型器件和n型器件可以共享栅极接触部1023-3以及源/漏接触部1023-1。其他连接方式可以与前述实施例中相同。可以看到,接触部的数目从8减到了6,于是可以减少接触部面积。
[0120]
图33示出了根据本公开另一实施例的半导体器件的截面图。
[0121]
图33中示出了金属化叠层中的若干层,如第一金属层M1和第二金属层M2以及它们之间的过孔。p型器件和n型器件可以共享栅极接触部1023-3,并可以接收输入信号。但是,在该示例中,并未形成导电桥。p型器件和n型器件各自的源/漏接触部1023p-2、1023n-2可以在第二金属层M2中互连在一起,并构成输出。在图33所示的连接方式下,如上所述,在源/漏层与阱区之间可以没有结泄漏,从而可以降低功耗。
[0122]
根据本公开的实施例,还可以在不同器件区域处形成不同的沟道层厚度(从而提供不同的栅长)。
[0123]
例如,如图36所示,在如以上结合图1所述在衬底1001上生长第一源/漏层1031和沟道层1003之后,可以对沟道层1003进行减薄处理。第一源/漏层1031和沟道层1003可以大致均匀地生长(从而具有基本均匀的厚度,因 此它们各自的上下表面可以大致平行于衬底表面延伸)。在第一器件区域处,可以通过选择性刻蚀,使沟道层1003的厚度减小,此时第二器件区域可以被遮蔽(例如,通过光刻胶)。于是,尽管沟道层1003在衬底1001上仍然沿着平行于衬底表面的平面一体延伸,但是其厚度发生变化(由于其顶面凹入)。为了精确控制沟道层1003厚度,刻蚀可使用原子层刻蚀(ALE)。
[0124]
然后,如图37所示,可以在沟道层1003上进一步生长第二源/漏层1005。随着第二源/漏层1005的生长,各器件区域之间的厚度差异可以逐渐减小,甚至最终消失(体现为第二源/漏层1005的顶面实质上平坦,且大致平行于衬底表面;但是,如果第二源/漏层1005较薄,则仍然可能存在厚度波动,这不影响后继工艺的进行)。
[0125]
根据另一实施例,如图38所示,在如以上结合图1所述在衬底1001上生长第一源/漏层1031之后,可以对第一源/漏层1031进行减薄处理。第一源/漏层1031可以大致均匀地生长(从而具有基本均匀的厚度,因此其上下表面可以大致平行于衬底表面延伸)。在第一器件区域处,可以通过选择性刻蚀,使第一源/漏层1031的厚度减小,此时第二器件区域可以被遮蔽(例如,通过光刻胶)。
[0126]
然后,如图39所示,可以在第一源/漏层1031上进一步生长沟道层1003。随着第二源/漏层沟道层1003的生长,各器件区域之间的厚度差异可以逐渐减小,甚至最终消失(体现为沟道层1003的顶面实质上平坦,且大致平行于衬底表面;但是,如果沟道层1003较薄,则仍然可能存在厚度波动,这不影响后继工艺的进行)。之后,可以在沟道层1003上进一步生长第二源/漏层1005。
[0127]
根据本公开实施例的半导体器件可以应用于各种电子设备。例如,通过集成多个这样的半导体器件以及其他器件(例如,其他形式的晶体管等),可以形成集成电路(IC),并由此构建电子设备。因此,本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、人工智能、可穿戴设备、移动电源等。
[0128]
根据本公开的实施例,还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地,可以在芯片上集成多种器件, 其中至少一些是根据本公开的方法制造的。
[0129]
在以上的描述中,对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解,可以通过各种技术手段,来形成所需形状的层、区域等。另外,为了形成同一结构,本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外,尽管在以上分别描述了各实施例,但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0130]
以上对本公开的实施例进行了描述。但是,这些实施例仅仅是为了说明的目的,而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围,本领域技术人员可以做出多种替代和修改,这些替代和修改都应落在本公开的范围之内。

权利要求书

[权利要求 1]
一种半导体器件,包括: 衬底; 在衬底上形成的第一器件和第二器件,第一器件和第二器件分别包括: 依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层;以及 绕沟道层的外周形成的栅堆叠, 其中,第一器件的沟道层与第二器件的沟道层基本共面,且第一器件和第二器件各自的第二源/漏层中带有不同的应力。
[权利要求 2]
根据权利要求1所述的半导体器件,其中,第一器件和第二器件各自的第二源/漏层中的至少一个第二源/漏层包括带应力的第一半导体材料。
[权利要求 3]
根据权利要求2所述的半导体器件,其中,带应力的第一半导体材料形成沿器件中电流流动方向的应力。
[权利要求 4]
根据权利要求1至3中任一项所述的半导体器件,其中,第一器件和第二器件各自的第二源/漏层中带有相反的应力。
[权利要求 5]
根据权利要求1至4中任一项所述的半导体器件,其中, 第一器件是n型器件,沿电流流动方向的应力是拉应力; 第二器件是p型器件,沿电流流动方向的应力是压应力。
[权利要求 6]
根据权利要求1所述的半导体器件,其中,第一源/漏层与沟道层之间和/或沟道层与第二源/漏层之间具有晶体界面和/或掺杂浓度界面。
[权利要求 7]
根据权利要求2所述的半导体器件,其中,所述至少一个第二源/漏层包括与沟道层邻接的第二半导体材料,所述带应力的第一半导体材料形成在所述第二半导体材料上。
[权利要求 8]
根据权利要求5或7所述的半导体器件,还包括:应力增强层,所述应力增强层与所述第二半导体材料和/或第一源/漏层邻接。
[权利要求 9]
根据权利要求8所述的半导体器件,其中,应力增强层具有与第一半导体材料所带的应力相反的应力。
[权利要求 10]
根据权利要求7所述的半导体器件,其中,第二半导体材料在第一半导体材料的底面和侧壁上延伸。
[权利要求 11]
根据权利要求7所述的半导体器件,其中, 第一半导体材料在无应变时的晶格常数大于第二半导体材料在无应变时的晶格常数,在沟道层中产生压应力;或者 第一半导体材料在无应变时的晶格常数小于第二半导体材料在无应变时的晶格常数,在沟道层中产生拉应力。
[权利要求 12]
根据权利要求7或8所述的半导体器件,其中, 对于p型器件,第一半导体材料在无应变时的晶格常数大于第二半导体材料在无应变时的晶格常数,在沟道层中产生压应力;或者 对于n型器件,第一半导体材料在无应变时的晶格常数小于第二半导体材料在无应变时的晶格常数,在沟道层中产生拉应力。
[权利要求 13]
根据权利要求7或8所述的半导体器件,其中, 对于p型器件,第一半导体材料是第一SiGe,第二半导体材料是第二SiGe,且第一SiGe中的Ge浓度大于第二SiGe中的Ge浓度;或者 对于n型器件,第一半导体材料是第一SiGe,第二半导体材料是第二SiGe,且第一SiGe中的Ge浓度小于第二SiGe中的Ge浓度。
[权利要求 14]
根据权利要求1所述的半导体器件,其中,第一器件的沟道层的上表面与第二器件的沟道层的上表面基本共面和/或第一器件的沟道层的下表面与第二器件的沟道层的下表面基本共面。
[权利要求 15]
根据权利要求1所述的半导体器件,其中,第一器件的沟道层的厚度与第二器件的沟道层的厚度不同,或者第一器件的沟道长度与第二器件的沟道长度不同。
[权利要求 16]
根据权利要求1所述的半导体器件,第一器件和第二器件各自还包括:从栅堆叠中的栅导体层沿着远离沟道层的方向横向延伸的栅极接触垫,其中,第一器件和第二器件中至少之一的栅导体层和相应的栅极接触垫包括不同的材料。
[权利要求 17]
根据权利要求16所述的半导体器件,其中,第一器件和第二器件的栅极接触垫包括相同的材料。
[权利要求 18]
根据权利要求16所述的半导体器件,其中,第一器件和第二器件中另一个的栅导体层和相应的栅极接触垫包括相同的材料,且成一体延伸。
[权利要求 19]
根据权利要求16至18中任一项所述的半导体器件,其中,第一器件是n型器件且第二器件是p型器件,第一器件和第二器件的栅极接触垫彼此电连接。
[权利要求 20]
根据权利要求19所述的半导体器件,其中,第一器件和第二器件的栅极接触垫彼此直接物理连接。
[权利要求 21]
根据权利要求19所述的半导体器件,还包括:连接第一器件的第一源/漏层与第二器件的第一源/漏层的导电桥。
[权利要求 22]
一种制造半导体器件的方法,包括: 在衬底上设置第一源/漏层、沟道层和第二源/漏层的叠层; 从堆叠的第一源/漏层、沟道层和第二源/漏层分别限定出第一器件的有源区和第二器件的有源区; 分别绕第一器件和第二器件各自有源区中的沟道层的外周形成相应器件的栅堆叠;以及 在第一器件和第二器件各自的第二源/漏层中引入不同的应力。
[权利要求 23]
根据权利要求22所述的方法,其中,在第一器件和第二器件各自的第二源/漏层中引入不同的应力包括: 在第一器件和第二器件中至少之一的第二源/漏层中引入带应力半导体层。
[权利要求 24]
根据权利要求23所述的方法,其中,在第二源/漏层中引入带应力半导体层包括: 对第二源/漏层进行选择性刻蚀,以至少部分地去除第二源/漏层;以及 以第二源/漏层的残留部分或沟道层为种子生长带应力半导体层。
[权利要求 25]
根据权利要求24所述的方法,其中,在第二源/漏层中引入带应力半导体层之前,该方法还包括: 在第二源/漏层的侧壁上形成应力增强层。
[权利要求 26]
根据权利要求25所述的方法,其中,应力增强层具有与带应力半导体材料所带的应力相反的应力。
[权利要求 27]
根据权利要求24所述的方法,还包括: 形成至少覆盖第二源漏层的侧壁部分的掩模,其中,利用该掩模对第二源/漏层进行选择性刻蚀。
[权利要求 28]
根据权利要求22所述的方法,还包括: 形成第一器件和第二器件各自的栅极接触垫,栅极接触垫分别从相应栅堆叠中的栅导体层沿着远离沟道层的方向延伸,且第一器件和第二器件中至少之一的栅导体层和相应的栅极接触垫包括不同的材料。
[权利要求 29]
根据权利要求28所述的方法,其中,利用第一器件和第二器件之一的栅导体层来形成栅极接触垫。
[权利要求 30]
根据权利要求22所述的方法,其中,设置所述叠层包括: 在第一源/漏层上均匀地生长沟道层;以及 在第一器件区域和第二器件区域之一中减薄所生长的沟道层,或者在第一器件区域和第二器件区域之一中进一步生长沟道层。
[权利要求 31]
根据权利要求22所述的方法,其中,设置所述叠层包括: 在衬底上均匀地生长第一源/漏层;以及 在第一器件区域和第二器件区域之一中减薄所生长的第一源/漏层。
[权利要求 32]
根据权利要求24或27所述的方法,其中,选择性刻蚀包括原子层刻蚀。
[权利要求 33]
一种电子设备,包括由如权利要求1至21中任一项所述的半导体器件形成的集成电路。
[权利要求 34]
根据权利要求33所述的电子设备,还包括:与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
[权利要求 35]
根据权利要求33所述的电子设备,该电子设备包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源。

附图

[ 图 0001]  
[ 图 0002]  
[ 图 0003]  
[ 图 0004]  
[ 图 0005]  
[ 图 0006]  
[ 图 0007]  
[ 图 0008]  
[ 图 0009]  
[ 图 0010]  
[ 图 0011]  
[ 图 0012]  
[ 图 0013]  
[ 图 0014]  
[ 图 0015]  
[ 图 0016]  
[ 图 0017]  
[ 图 0018]  
[ 图 0019]  
[ 图 0020]  
[ 图 0021]  
[ 图 0022]  
[ 图 0023]  
[ 图 0024]  
[ 图 0025]  
[ 图 0026]  
[ 图 0027]  
[ 图 0028]  
[ 图 0029]  
[ 图 0030]  
[ 图 0031]  
[ 图 0032]  
[ 图 0033]  
[ 图 0034]  
[ 图 0035]  
[ 图 0036]  
[ 图 0037]  
[ 图 0038]  
[ 图 0039]  
[ 图 0040]  
[ 图 0041]  
[ 图 0042]  
[ 图 0043]  
[ 图 0044]