このアプリケーションの一部のコンテンツは現時点では利用できません。
このような状況が続く場合は、にお問い合わせくださいフィードバック & お問い合わせ
1. (WO2018055704) 半導体装置およびその製造方法
Document

明 細 書

発明の名称 半導体装置およびその製造方法

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004  

課題を解決するための手段

0005  

図面の簡単な説明

0006  

発明を実施するための形態

0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20  

補正された請求の範囲(条約第19条)

1  *   2  *   3  *   4   5  *   6  *   7  *   8  *   9   10   11   12   13   14   15   16   17   18   19   20  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29   30  

明 細 書

発明の名称 : 半導体装置およびその製造方法

技術分野

[0001]
 実施形態は、半導体装置およびその製造方法に関する。

背景技術

[0002]
 複数の電極層が積層された積層体にメモリホールを形成し、そのメモリホール内に電荷蓄積膜および半導体膜が積層体の積層方向に延在して設けられた3次元構造のメモリデバイスが提案されている。メモリデバイスは、ドレイン側選択トランジスタ(STD)とソース側選択トランジスタ(STS)との間に直列に接続された複数のメモリセル(MC)を有する。STD、MC、およびSTSが直列に接続された構造は“メモリストリング(もしくはNANDストリング)”と呼ばれる。電極層は、STD、MC、およびSTSのゲート電極(ドレイン側選択ゲートSGD、ワード線WL、およびソース側選択ゲートSGS)である。積層体には、積層体の上面から基板に達するスリットが、複数形成される。スリットとスリットとの間の領域は“ブロック”と呼ばれる。1つの“ブロック”中に設けられるSGDは、典型的には“1つ”である。近時、1つの“ブロック”中に、2つのSGDを並列させるメモリデバイスが提案されている。メモリデバイスを動作させる際、2つのSGDのうちのいずれか1つが“選択”される。ビット線BLには、選択されたSGDを含むメモリストリングが、電気的に接続される。このようなメモリデバイスでは、抵抗が高い電極層が生じやすい、という事情がある。例えば、抵抗が高い電極層が生じると、電極層の抵抗が、メモリストリング毎に変わる。このため、例えば、ワードWLの抵抗の差が、メモリストリング間で増大する。電極層の抵抗の差の増大を抑制することが望まれている。

先行技術文献

特許文献

[0003]
特許文献1 : 米国特許出願公開第2015/0109862号明細書
特許文献2 : 米国特許第8,697,982号明細書
特許文献3 : 米国特許第8,787,061号明細書

発明の概要

発明が解決しようとする課題

[0004]
 実施形態は、電極層の抵抗の差の増大を抑制することが可能な半導体装置およびその製造方法を提供する。

課題を解決するための手段

[0005]
 実施形態の半導体装置は、積層体と、少なくとも2つの第1絶縁層と、第1階段部と、第2階段部と、第2絶縁層とを含む。積層体は、第1電極層と、積層方向に沿って第1電極層と電気的に絶縁されて設けられた第2電極層とを含む。少なくとも2つの第1絶縁層は、積層体に、積層体の上端から積層体の下端にかけて設けられ、積層方向と交わる第1方向に延びる。第1階段部は、少なくとも2つの第1絶縁層の間の、積層体の第1端部領域に設けられる。第2階段部は、少なくとも2つの第1絶縁層の間の、積層体の、前記第1端部領域の反対側に位置する第2端部領域に設けられる。第2絶縁層は、第1方向に延び、少なくとも2つの第1絶縁層の間の前記積層体に設けられる。第2絶縁層は、前記第2電極層を第1方向に沿って分離する。第2絶縁層の第1方向に沿った長さは、第2電極層の第1方向に沿った長さよりも長く、第1電極層の第1方向に沿った長さよりも短い。

図面の簡単な説明

[0006]
[図1] 図1は、第1実施形態の半導体装置の模式平面図である。
[図2] 図2は、図1中の一点鎖線枠A内の模式斜視図である。
[図3] 図3は、図1中の一点鎖線枠A内の模式平面図である。
[図4] 図4は、図3中のIV-IV線に沿う模式断面図である。
[図5] 図5は、柱状部の1つの例を拡大して示す模式断面図である。
[図6] 図6は、第1実施形態の半導体装置の模式斜視図である。
[図7] 図7は、第1実施形態の半導体装置の模式平面図である。
[図8] 図8は、参考例の半導体装置の模式斜視図である。
[図9] 図9(a)および(b)は、別の参考例の半導体装置の模式平面図である。
[図10] 図10は、第1実施形態の変形例を示す模式断面図である。
[図11] 図11は、第2実施形態の半導体装置の模式斜視図である。
[図12] 図12は、第2実施形態の半導体装置の模式平面図である。
[図13] 図13は、第3実施形態の半導体装置の模式斜視図である。
[図14] 図14は、第4実施形態の半導体装置の模式断面図である。
[図15] 図15(a)および(b)は、第4実施形態の半導体装置の製造方法を示す模式平面図である。
[図16] 図16(a)~(h)は、第4実施形態の半導体装置の製造方法を示す模式断面図である。
[図17] 図17は、第5実施形態の半導体装置の模式平面図である。
[図18] 図18は、図17中のXVIII-XVIII線に沿う模式断面図である。
[図19] 図19は、第5実施形態の半導体装置の製造方法を示す模式断面図である。
[図20] 図20は、第5実施形態の半導体装置の製造方法を示す模式断面図である。
[図21] 図21は、第5実施形態の半導体装置の製造方法を示す模式断面図である。
[図22] 図22は、第5実施形態の半導体装置の製造方法を示す模式断面図である。
[図23] 図23は、第5実施形態の半導体装置の製造方法を示す模式断面図である。
[図24] 図24は、第5実施形態の半導体装置の製造方法を示す模式断面図である。
[図25] 図25は、第5実施形態の半導体装置の製造方法を示す模式断面図である。
[図26] 図26は、第5実施形態の半導体装置の製造方法を示す模式断面図である。
[図27] 図27は、第5実施形態の半導体装置の製造方法を示す模式断面図である。
[図28] 図28は、第5実施形態の半導体装置の製造方法を示す模式断面図である。
[図29] 図29は、第5実施形態の半導体装置の製造方法を示す模式断面図である。
[図30] 図30は、第5実施形態の半導体装置の製造方法を示す模式断面図である。

発明を実施するための形態

[0007]
 以下、図面を参照し、実施形態について説明する。各図面中、同じ要素には同じ符号を付す。実施形態において、“上”とは、例えば、基板から遠ざかる方向を指し、“下”とは、例えば、基板に向かう方向を指す。実施形態の半導体装置は、メモリセルアレイを有する半導体記憶装置である。
[0008]
 (第1実施形態)
  <半導体装置>
 図1は、第1実施形態の半導体装置の模式平面図である。図2は、図1中の一点鎖線枠A内の模式斜視図である。図1および図2において、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向(第1方向)およびY方向(第2方向)とし、これらX方向およびY方向の双方に対して交わる方向、例えば、直交する方向をZ方向(積層体100の積層方向)とする。
[0009]
 図1および図2に示すように、第1実施形態の半導体装置は、メモリセルアレイ1と、階段部分2とを有する。メモリセルアレイ1および階段部分2は、積層体100に設けられる。積層体100は、基板10の主面10a上に設けられる。基板10は、例えば、結晶化されたシリコン層を含む。シリコン層の導電型は、例えば、p型である。
[0010]
 図1が示す範囲において、階段部分2は、2つ示される。階段部分2の1つは、積層体100の第1端部領域101に設けられる。もう1つの階段部分2は、積層体100の第2端部領域102に設けられる。第2端部領域102は、第1端部領域101のX方向に沿った反対側にある。メモリセルアレイ1は、第1端部領域101と第2端部領域102との間の中間領域103に設けられる。図1が示す範囲において、メモリセルアレイ1は、X方向に沿って2つの階段部分2と隣接する。
[0011]
 積層体100は、交互に積層された複数の絶縁体40と複数の電極層41とを含む。電極層41は、導電物を含む。導電物は、例えば、導電性のシリコン(Si)、タングステン(W)、およびモリブデン(Mo)等である。絶縁体40は、絶縁物を含む。絶縁部は、例えば、シリコン酸化物等である。絶縁物は、エアギャップであってもよい。電極層41は、積層体100内に、Z方向に絶縁体40によって電気的に絶縁されて設けられる。
[0012]
 電極層41は、少なくとも1つのソース側選択ゲート(SGS)と、複数のワード線(WL)と、少なくとも1つのドレイン側選択ゲート(SGD)とを含む。SGSは、ソース側選択トランジスタ(STS)のゲート電極である。WLは、メモリセル(MC)のゲート電極である。SGDは、ドレイン側選択トランジスタ(STD)のゲート電極である。電極層41の積層数は、任意である。
[0013]
 SGSは、積層体100の下部領域に設けられる。SGDは、積層体100の上部領域に設けられる。下部領域は、積層体100の、基板10に近い側の領域を、上部領域は、積層体100の、基板10から遠い側の領域を指す。例えば、複数の電極層41のうち、基板10に最も近い電極層41を含む少なくとも1つが、SGSとなる。複数の電極層41のうち、基板10から最も遠い電極層41を含む少なくとも1つが、SGDとなる。WLは、SGSとSGDとの間に設けられる。
[0014]
 第1実施形態の半導体装置は、STDと、STSとの間に直列に接続された複数のMCを有する。STD、MC、およびSTSが直列に接続された構造は“メモリストリング(もしくはNANDストリング)”と呼ばれる。メモリストリングは、例えば、コンタクトCbを介してビット線(BL)に接続される。BLは、積層体100の上方に設けられ、Y方向に延びる。
[0015]
 図3は、図1中の一点鎖線枠A内の模式平面図である。図4は、図3中のIV-IV線に沿う模式断面図である。
[0016]
 積層体100内には、第1スリットST、第2スリットSHE、および柱状部CLが設けられる。
[0017]
 第1スリットSTは、積層体100の上端から積層体100の下端にかけて設けられる。図3および図4に示す範囲では、2つの第1スリットSTが示される。2つの第1スリットは、X方向に延びる。第1スリットSTの側壁上には、第1絶縁層45が設けられている。第1絶縁層45は、絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。積層体100は、第1絶縁層45によって、X方向に沿って分離される。積層体100の、2つの第1スリットに挟まれた領域はブロック(BLOCK)と呼ばれる。BLOCKは、例えば、情報イレーズの最小単位となる。イレーズサイズは、1つのBLOCK、又は複数のBLOCKを組み合わせることで設定される。
[0018]
 第1スリットST内には、第1絶縁層45に沿って導電層LIが設けられる。導電層LIは、基板10に達する。基板10には、n型の半導体層11が設けられる。導電層LIは、半導体層11に電気的に接続される。導電層LIは、導電物を含む。導電物は、例えば、Wである。導電層LIは、例えば、ソース線(SL)として機能する。
[0019]
 第2スリットSHEは、積層体100のBLOCK内に設けられる。第2スリットSHEは、X方向に延びる。第2スリットSHEは、第1スリットSTと異なり、積層体100の上端から積層体100の下端にかけて設けられる必要はない。第2スリットSHEは、1つのBLOCK内で、SGDを、内X方向に沿って、例えば、2つに分離すればよい。第2スリットSHE内には、第2絶縁層46が設けられている。第2絶縁層46は、絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。第2絶縁層46は、X方向に延び、SGDを、X方向に沿って2つに分離する。本明細書において、分離された2つのSGDの1つは“SGD0”と称し、残りの1つは“SGD1”と称する。SGD0を含むメモリストリングは、“String0”に属する。SGD1を含むメモリストリングは、“String1”に属する。“String0”および“String1”は、SLとBLとの間に並列に接続される。
[0020]
 図4に示す半導体装置では、SGD0は、SGDA0~SGDC0の3つを含む。SGDA0~SGDC0は、互いに電気的に接続される。SGD1は、SGDA1~SGDC1の3つを含む。SGDA1~SGDC1は、互いに電気的に接続される。SGSは、SGSAの1つを含む。WLは、実際に使用されるn本のWL0~WLn-1の他に、ドレイン側ダミーワード線(WLDD)およびソース側ダミーワード線(WLDS)を含む。
[0021]
 WLDDは、WLn-1とSGDA0との間、およびWLn-1とSGDA1との間に設けられる。実施形態のWLDDは、WLDD0~WLDD2の3つを含む。
[0022]
 WLDSは、WL0と、SGSAとの間に設けられる。実施形態のWLDSは、WLDS0~WLDS1の2つを含む。
[0023]
 柱状部CLは、積層体100の、図1に示した中間領域103に設けられる。柱状部CLは、Z方向に延び、積層体100の上端から積層体100の下端にかけて設けられる。
[0024]
 図5は、柱状部の1つの例を拡大して示す模式断面図である。図5に示す断面は、例えば、図4に示した断面に対応する。
[0025]
 図5に示すように、メモリホールMHは、積層体100内に設けられる。メモリホールMHは、Z方向に延びる開孔である。柱状部CLは、メモリホールMH内に設けられる。メモリホールMHは、円柱状、もしくは楕円柱状に形成される。メモリホールMHの下端は、基板10に達する。
[0026]
 柱状部CLは、メモリ膜30と、半導体ボディ20と、コア層50とを含む。メモリ膜30、半導体ボディ20、およびコア層50は、メモリホールMH内に設けられる。メモリ膜30は、膜中に、電荷蓄積部を含む。電荷蓄積部は、例えば、電荷をトラップするトラップサイト、および/又は浮遊ゲートを含む。MCのしきい値電圧は、電荷蓄積部中の電荷の有無、又は電荷の量によって変化する。これにより、MCは、情報を保持する。図5においては省略されているが、メモリ膜30は、電荷蓄積部と、半導体ボディ20との間に、トンネル絶縁膜を備えている。
[0027]
 同様に図5においては省略されているが、メモリ膜30は、電荷蓄積部と電極層41との間に、第1ブロック絶縁膜を備えている。トンネル絶縁膜は、情報をイレーズする際、および情報をプログラムする際、電荷、例えば、電子や正孔がトンネリングする。メモリ膜30は、SGD(SGDA~SGDC)となる電極層41が形成された部分において、除去されてもよい。この場合、メモリ膜30の代わりに、STDのゲート絶縁膜が設けられる。
[0028]
 半導体ボディ20は、Z方向に延びる。半導体ボディ20は、例えば、結晶化されたP型シリコンを含む。半導体ボディ20は、例えば、半導体ピラー10bを介して、基板10と電気的に接続される。半導体ピラー10bは、メモリホールMHの底に設けられる。半導体ピラー10bは、例えば、結晶化されたP型シリコンを含む。半導体ピラー10bは基板10と接し、基板10の一部を構成する。半導体ピラー10bは、例えば、電極層41(SGSA)と、ゲート絶縁膜31を介して対向する。半導体ピラー10bは、省略されてもよい。半導体ピラー10bを省略した場合、例えば、メモリ膜30と半導体ボディ20とが、STSが形成される部分まで延び、半導体ボディ20が、基板10に直接に接する。
[0029]
 コア層50は、絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。コア層50は、メモリ膜30と、半導体ボディ20とが設けられたメモリホールMHを埋め込む。
[0030]
 電極層41と絶縁体40との間、および電極層41とメモリ膜30との間には、第2ブロック絶縁膜42が設けられる。第2ブロック絶縁膜42は、例えば、シリコン酸化物とアルミニウム酸化物とを含む。第2ブロック絶縁膜42は、例えば、消去動作のとき、WLからメモリ膜30が含む電荷蓄積部への電荷のバックトンネリングを抑制する。
[0031]
 図6は、第1実施形態の半導体装置の模式斜視図である。図6は、電極層41(SGDA0~SGDC3、WLDD0、WLDD、WLn-1)を示す。図7は、第1実施形態の半導体装置の模式平面図である。
[0032]
 図6および図7に示すように、第2絶縁層46は、SGDとなる3つの電極層41を、X方向に沿って6つの電極層41(SGDA0)~41(SGDC3)に分離する。電極層41(SGDA0)~41(SGDC0)は、String0に属する。
[0033]
 電極層41(SGDA0)~41(SGDC0)には、ドレイン側選択ゲート駆動回路(図示せず)から、信号Ssgd0が、第1配線60を介して、例えば、共通に供給される。第1配線61は、例えば、第1端部領域101の上方に設けられる。
[0034]
 電極層41(SGDA1)~41(SGDC1)は、String1に属する。電極層41(SGDA1)~41(SGDC1)には、ドレイン側選択ゲート駆動回路(図示せず)から、信号Ssgd1が、第2配線62を介して、例えば、共通に供給される。第2配線61は、例えば、第1端部領域101の上方に設けられる。
[0035]
 第2端部領域102の上方には、第3配線63が設けられる。第3配線63は、第2端部領域102において、電極層41(SGDA0)~41(SGDC0)を、互いに短絡する。同じく第2端部領域102の上方には、第4配線64が設けられる。第4配線64は、第2端部領域において、電極層41(SGDA1)~41(SGDC1)を、互いに短絡する。
[0036]
 第2絶縁層46は、WLとなる電極層41、例えば、WLDDとなる電極層41の1つに達する。図6においては、第2絶縁層46は、電極層41(WLDD0)に達する。
[0037]
 第2絶縁層46のX方向に沿った長さL1は、電極層41(SGDA0)および電極層41(SGDA1)のX方向に沿った長さL2よりも長い。電極層41(SGDA0)および電極層41(SGDA1)は、SGDとなる電極層41のうち、X方向に沿った長さが最も長い電極層である。
[0038]
 しかし、第1実施形態の第2絶縁層46のX方向に沿った長さL1は、電極層41(WLDD0)のX方向に沿った長さL3よりも短い。電極層41(WLDD0)は、WLとなる電極層41のうち、X方向に沿った長さが最も短い電極層である。
[0039]
 このような第1実施形態によれば、第2絶縁層46がWLとなる電極層41に達し、第2絶縁層46が、例えば、WLとなる電極層41を完全に貫通した、としても、WLとなる電極層41は、第2絶縁層46によって分断されてしまうこと、を抑制できる。例えば、図6および図7に示す例では、電極層41(WLDD0)は、第1端部領域101と第2端部領域102との双方でつながったままにできる。
[0040]
 例えば、電極層41(WLDD0)が第2絶縁層46によって分断されると、以下のような事情を生じる。
[0041]
 図8は、参考例の半導体装置の模式斜視図である。図8に示される部分は、図6に示された部分に対応する。
[0042]
 図8に示すように、電極層41(WLDD0)が第2絶縁層46によって分断されると、例えば、分断されていない電極層41(WLDD1)に比較して、電極層41の抵抗が増大する。例えば、電極層41(WLDD0)のY方向に沿った幅が、第2絶縁層46が設けられた分、狭まる。このため、電極層41(WLDD0)のY方向の断面積が小さくなり、抵抗が増大する。
[0043]
 参考例に対し、第1実施形態では、図6および図7に示したように、電極層41(WLDD0)が、例えば、第1端部領域101と第2端部領域102との双方でつながったままである。このため、電極層41(WLDD0)は、第2絶縁層46が貫通した、としても、等価回路で考えれば、“並列接続の抵抗”である。したがって、第1実施形態によれば、図8に示す参考例に比較して、電極層41(WLDD0)の抵抗の増大を、抑制できる。
[0044]
 図8に示す参考例において、ワード線駆動回路(図示せず)と電極層41(WLDD0)との接続ノードは、第1端部領域101に設けられる、とする。この場合、電極層41(WLDD0)は、第1端部領域101から第2端部領域102に向かって充放電される。図中の“Near”は、接続ノードに近い側を、“Far”は、接続ノードから遠い側を示す。
[0045]
 ここで、電極層41(WLDD0)のY方向に沿ったString0側の幅W0と、String1側の幅W1とが異なっていた、とする。この場合、String0側の電極層41(WLDD0)の抵抗と、String1側の電極層41(WLDD0)の抵抗とが異なることになる。このため、String0側の電極層41(WLDD0)の充放電時間と、String1側の電極層41(WLDD0)の充放電時間との間に差が生じる。
[0046]
 充放電時間の差は、String0における電極層41(WLDD0)の“立ち上がり/立ち下がり時間”と、String1における電極層41(WLDD0)の“立ち上がり/立ち下がり時間”との遅延差となる。
[0047]
 半導体装置を正確に動作させるためには、動作タイミングを、String0およびString1のうち、“立ち上がり/立ち下がり時間”が遅いほうにマッチさせなければならない。これは、半導体装置の性能向上、例えば、動作の高速化を妨げる。
[0048]
 このような参考例に対し、第1実施形態では、図6および図7に示したように、電極層41(WLDD0)は、第2端部領域102においてつながっている。このため、第2端部領域102において、String0およびString1のうち、“立ち上がり/立ち下がり時間”が速い方から遅いほうに向けて充放電が進む。
[0049]
 図6および図7に示す例では、String0の“立ち上がり/立ち下がり時間が、String1の“立ち上がり/立ち下がり時間よりも速い、と仮定する。この場合、String0の電極層41(WLDD0)の充放電は、String1の電極層41(WLDD0)よりも先に完了する。String0の充放電が第2端部領域102に達すると、充放電は、String1に向かって折り返す。充放電が進む方向は、図6および図7中に“点線の矢印”によって示す。図7に示す参照符号“CC”は、ワード線駆動回路(図示せず)と電極層41(WLDD0)との接続ノードを示す。
[0050]
 このように第1実施形態では、ワード線駆動回路(図示せず)との接続ノードから遠い側の第2端部領域102において、“立ち上がり/立ち下がり時間”が速いStringから、“立ち上がり/立ち下がり時間”が遅いStringに向けて充放電を進ませることできる。このため、String0の“立ち上がり/立ち下がり時間”とString1の“立ち上がり/立ち下がり時間”との遅延差を、参考例に比較して、縮小できる。したがって、第1実施形態は、参考例に比較して、半導体装置の性能向上、例えば、動作の高速化に有利である、という利点が得られる。
[0051]
 図9(a)および(b)は、別の参考例の半導体装置の模式平面図である。別の参考例は、例えば、柱状部CLを積層体100に形成した後、第1スリットSTを積層体100に形成する例である。
[0052]
 図9(a)および(b)に示すように、電極層41の抵抗は、例えば、第1スリットSTと第1スリットSTに近い柱状部CLedgとの間の領域SのY方向に沿った幅Syに、依存する。領域Sは、柱状部CLが設けられない。このため、領域Sは、抵抗を低く抑えやすい。
[0053]
 図9(a)は、柱状部CLと第1スリットSTとの間に、フォトマスクの“合わせずれ”が生じていない場合を示す。この場合、幅Syは、String0およびString1の双方で等しくなる。このため、領域Sの抵抗は、String0およびString1の双方で等しくなる。したがって、String0側の電極層41(WLDD0)の充放電時間と、String1側の電極層41(WLDD0)の充放電時間との間に差は生じない。
[0054]
 図9(b)は、柱状部CLと第1スリットSTとの間に、フォトマスクの“合わせずれ”が生じた場合を示す。図9(b)に示す別の参考例では、例えば、第1スリットSTを形成する際に用いるフォトマスクが、Y方向に“Δma”ずれた場合を示している。この場合、幅Syは、例えば、String0で狭く、String1で広くなる。このため、領域Sの抵抗は、String0で高く、String1で低くなる。したがって、図8に示した参考例と同様に、String0側の電極層41(WLDD0)の充放電時間と、String1側の電極層41(WLDD0)の充放電時間との間に差が生じる。充放電時間の差は、String0における電極層41(WLDD0)の“立ち上がり/立ち下がり時間”と、String1における電極層41(WLDD0)の“立ち上がり/立ち下がり時間”との遅延差となる。
[0055]
 このような遅延差は、第2スリットSHEを、例えば、BLOCKのY方向の中心に配置された柱状部CLctr上に重ねて設けた半導体装置において、顕著に発生しやすい。領域Sのように柱状部CLがない領域が、第2スリットSHEと柱状部CLとの間にないためである。
[0056]
 別の参考例に対し、第1実施形態では、図6および図7に示したように、電極層41(WLDD0)が、例えば、第1端部領域101と第2端部領域102との双方でつながったままである。したがって、領域Sの抵抗が、String0とString1とで違っていた、としても、String0の“立ち上がり/立ち下がり時間”とString1の“立ち上がり/立ち下がり時間”との遅延差を、別の参考例に比較して、縮小できる。したがって、第1実施形態は、別の参考例に比較しても、半導体装置の性能向上、例えば、動作の高速化に有利である。
[0057]
 図10は、第1実施形態の変形例を示す模式断面図である。図10に示す断面は、例えば、図4に示した断面に対応する。
[0058]
 図10に示すように、変形例が、例えば、図4に示した第1実施形態と異なるところは、第2スリットSHEが柱状部CL上に重ねて設けられていること、である。第2スリットSHEは、柱状部CLのうち、例えば、BLOCKのY方向の中心に配置された柱状部CLctr上に重ねて設けられる。
[0059]
 例えば、図9を参照して説明したように、第2スリットSHEを柱状部CL上に重ねて設けた場合、フォトマスクの“合わせずれ”が柱状部CLと第1スリットSTとの間に生じると、String0の“立ち上がり/立ち下がり時間”とString1の“立ち上がり/立ち下がり時間”との遅延差が拡大しやすい。
[0060]
 しかし、第1実施形態は、電極層41(WLDD0)を、例えば、第1端部領域101と第2端部領域102との双方でつながったままとする。このため、String0の“立ち上がり/立ち下がり時間”とString1の“立ち上がり/立ち下がり時間”との遅延差を縮小できる。
[0061]
 したがって、第1実施形態は、図10に示すような、第2スリットSHEを柱状部CL上に重ねて設けた半導体装置に、よりよく適用できる。図10に示す変形例は、以下、説明される全ての実施形態においても、適用可能である。
[0062]
 (第2実施形態)
  <半導体装置>
 図11は、第2実施形態の半導体装置の模式斜視図である。図11に示される部分は、図6に示された部分に対応する。
[0063]
 図11に示すように、第2実施形態が、例えば、図6に示した第1実施形態と異なるところは、第5配線65を備えたことである。第5配線65は、電極層41(WLDD0)と電極層41(WLDD1)とを電気的に接続する。ワード線駆動回路(図示せず)からの信号Swlddは、第5配線65に供給される。
[0064]
 第5配線65は、第1端部領域101および第2端部領域102の少なくとも1つの上方に設けられる。第2実施形態では、第5配線65は、第1端部領域101の上方に設けられた第5配線65aと、第2端部領域101の上方に設けられた第5配線65bとを含む。
[0065]
 第2実施形態によれば、第5配線65が、電極層41(WLDD0)と電極層41(WLDD1)とを電気的に接続する。このため、たとえ、電極層41(WLDD0)が第2絶縁層46によって分断された、としても、第1実施形態と同様に、String0の“立ち上がり/立ち下がり時間”とString1の“立ち上がり/立ち下がり時間”との遅延差を縮小できる。
[0066]
 このように、電極層41(WLDD0)と電極層41(WLDD1)とを電気的に接続する第5配線65が、第1端部領域101および第2端部領域102の少なくとも1つの上方に設けられてもよい。
[0067]
 さらに、第2実施形態は、電極層41(WLDD0)と電極層41(WLDD1)とを、第5配線65によって電気的に接続する。このため、例えば、図8に示した参考例のように、電極層41(WLDD0)が第2絶縁層46によって分断されていてもよい。
[0068]
  <第5配線65の平面パターン例>
 図12は、第2実施形態の半導体装置の模式平面図である。図12に示す平面は、図7に示した平面に対応する。図12には、第5配線65の平面パターン例の1つが示される。
[0069]
 第5配線65aは、例えば、コンタクトCCa00~CCa11を含む。コンタクトCCa00~CCa11は、Z方向に延びる。コンタクトCCa00およびCCa01は、String0に属する。コンタクトCCa10およびCCa11は、String1に属する。
[0070]
 第5配線65bは、例えば、コンタクトCCb00~CCb11を含む。コンタクトCCb00~CCb11は、例えば、コンタクトCCa00~CCa11と同様の構造を持つ。各コンタクトCCa00~CCb11は導電物を含む。導電物の例は、Wである。
[0071]
 コンタクトCCa00は、第1端部領域101において、電極層41(WLDD0)のString0側に電気的に接続される。同様に、コンタクトCCa01は、電極層41(WLDD1)に電気的に接続される。コンタクトCCa10は、電極層41(WLDD0)のString1側に電気的に接続される。コンタクトCCa11は、電極層41(WLDD1)に電気的に接続される。
[0072]
 コンタクトCCb00は、第2端部領域102において、電極層41(WLDD0)のString0側に電気的に接続される。同様に、コンタクトCCb01は、電極層41(WLDD1)に電気的に接続される。コンタクトCCb10は、電極層41(WLDD0)のString1側に電気的に接続される。コンタクトCCb11は、電極層41(WLDD1)に電気的に接続される。
[0073]
 コンタクトCCa00~CCb11の上方には、第6配線66が設けられる。第2実施形態は、第6配線66aおよび66bを含む。第6配線66aは、第1端部領域101の上方において、コンタクトCCa00~CCa11と電気的に接続される。第6配線66bは、第2端部領域102の上方において、コンタクトCCb00~CCb11と電気的に接続される。
[0074]
 第6配線66aには、ワード線駆動回路(図示せず)から、信号Swlddが、第7配線67を介して供給される。第7配線67は、例えば、第6配線66aの上方に設けられる。
[0075]
 第2実施形態の半導体装置を実施する場合には、例えば、図12に示すような平面パターンとすることができる。
[0076]
 (第3実施形態)
  <半導体装置>
 図13は、第3実施形態の半導体装置の模式斜視図である。図13に示される部分は、図6に示された部分に対応する。
[0077]
 図13に示すように、第3実施形態は、例えば、図11に示した第2実施形態を、図6に示した第1実施形態と組み合わせた例である。
[0078]
 第3実施形態のように、第2実施形態は、第1実施形態と組み合わせることも可能である。
[0079]
  (第4実施形態)
  <半導体装置>
 図14は、第4実施形態の半導体装置の模式断面図である。図14に示す断面は、図4に示した断面に対応する。図14は、第2スリットSTの周囲の積層体100の上層部分を拡大して示す。
[0080]
 図14に示すように、第4実施形態が、例えば、図11に示した第2実施形態と異なるところは、電極層41(WLDD0)と電極層41(WLDD1)とを電気的に接続する第5配線65cを、積層体100の中に設けたことである。第5配線65cは、第2絶縁層46の下方に設けられる。第5配線65cは、例えば、第2スリットSHEに設けられ、Z方向に延びる。本実施形態において、第5配線65cは、柱状部CLに沿う。柱状部CLは、例えば、第2スリットSHEを貫通して設けられた、例えば、ダミーの柱状部CLsheである。
[0081]
 第4実施形態では、柱状部CLsheが、第2絶縁層46内にも設けられる。柱状部CLsheは、他の柱状部CLと同じ構造を持つ。柱状部CLsheは、例えば、図9および図10に示した柱状部CLctrと同じに位置に設けられる。第5配線65cは、柱状部CLsheに沿って設けられる。しかし、図14に示す構造は、1つの例であり、第4実施形態は、図14に示す構造に限られるものではない。第5配線65cは、積層体100の中に設けられ、電極層41(WLDD0)と電極層41(WLDD1)とを電気的に接続すればよい。
[0082]
  <製造方法>
 図15(a)および(b)は、第4実施形態の半導体装置の製造方法を示す模式平面図である。図15(a)~(b)に示す平面は、図1に示した平面に対応する。図16(a)~(h)は、第4実施形態の半導体装置の製造方法を示す模式断面図である。図16(a)~(h)に示す断面は、図15(a)および(b)中のXVI-XVI線に断面に対応する。図15(a)~図16(h)は、第4実施形態の半導体装置の製造方法の1つの例を示す。
[0083]
  1.積層体100の形成
 図15(a)および図16(a)に示すように、基板10(図15(a)および図16(a)では図示せず)上に、積層体100を形成する。積層体100は、絶縁体40と第1犠牲層47とを、交互にZ方向に積層することで形成される。絶縁体40と、第1犠牲層47とは、互いにエッチングの選択比がとれる材料が選ばれる。絶縁体40に、例えば、シリコン酸化物が選んだ場合、第1犠牲層47には、例えば、シリコン窒化物が選ばれる。
[0084]
  2.階段部分2の形成
 図15(b)に示すように、階段部分2を、第1端部領域101と、第2端部領域102とに形成する。階段部分2は、例えば、“レジストスリミング法”など、周知の方法を用いて形成される。これにより、積層体100には、階段部分2と、メモリセルアレイ1とが得られる。
[0085]
  3.第2スリットSHEの形成
 図16(b)に示すように、第2スリットSHEを、積層体100に形成する。第2スリットSHEは、例えば、フォトレジストをマスクに用いた、異方性エッチングによって、積層体100に形成される。本実施形態において、第2スリットSHEは、例えば、WLDD1に置換される第1犠牲層47に達するように形成される。
[0086]
  4.第2犠牲層48の形成
 図16(c)に示すように、第2犠牲層48を、積層体100上に形成する。第2犠牲層48の材料は、例えば、第1犠牲層47と同じ材料が選ばれる。例えば、第1犠牲層47がシリコン窒化物であった場合には、第2犠牲層48には、シリコン窒化物が選ばれる。第2犠牲層48の厚さは、第2スリットSHEを埋め込むことが可能な厚さとされる。次に、第2犠牲層48を、例えば、エッチバックし、第2スリットSHEを、第2犠牲層48によって埋め込む。
[0087]
  5.第2犠牲層48のリセス
 図16(d)に示すように、第2犠牲層48をリセスする。第2犠牲層48は、第2スリットSHEの内部に、例えば、WLDD0およびWLDD1に置換される第1犠牲層47を埋め込むように残す。参照符号70は、第2犠牲層48がリセスされた部分を示す。
[0088]
  6.第2絶縁層46の形成
 図16(e)に示すように、第2絶縁層46を、積層体100上に形成する。第2絶縁層46の材料は、例えば、絶縁体40と同じ材料が選ばれる。例えば、絶縁体40がシリコン酸化物であった場合には、第2絶縁層46には、シリコン酸化物が選ばれる。第2絶縁層46の厚さは、リセスされた部分70を埋め込むことが可能な厚さとされる。次に、第2絶縁層46を、例えば、エッチバックし、リセスされた部分70を、第2絶縁層46によって埋め込む。
[0089]
  7.メモリホールMHの形成
 図16(f)に示すように、メモリホールMHを、積層体100に形成する。メモリホールMHは、例えば、フォトレジストをマスクに用いた、異方性エッチングによって、積層体100に形成される。メモリホールMHは、積層体100を貫通して、基板10(図示せず)に達するまで、形成される。本実施形態において、メモリホールMHは、第2スリットSHEが形成された部分71にも形成される。部分71において、メモリホールMHは、第2絶縁層46と、第2犠牲層48とを貫通する。
[0090]
  8.柱状部CLの形成
 図16(g)に示すように、柱状部CLを、メモリホールMHに形成する。柱状部CLは、例えば、メモリ膜30を、積層体100上に形成する。次に、メモリホールMHの底(図示せず)にあるメモリ膜30の部分を除去し、メモリホールMHの底から、基板10(図示せず)を露出させる。次に、半導体ボディ20を、メモリ膜30上に形成する。次に、コア層50を、半導体ボディ20を形成する。コア層50は、メモリ膜30と、半導体ボディ20とが形成されたメモリホールMHを埋め込む。
[0091]
  9.第1犠牲層47および第2犠牲層48の除去(リプレイス工程)
 図16(h)に示すように、第1スリットST(図示せず)を、積層体100に形成する。次に、第1犠牲層47および第2犠牲層48を、第1スリットST介して除去する。これにより、空間43が、絶縁体40の間に形成される。本実施形態において、空間43は、第2絶縁層46bの下の部分にも形成される。第2絶縁層46bの下に形成された空間43は、Z方向に柱状部CLに沿って絶縁体40を介して存在する空間43に跨って形成される。
[0092]
  10.電極層41の埋め込み(リプレイス工程)
 図14に示すように、空間43を、電極層41によって埋め込む。これにより、積層体100には、電極層41と、第5配線65cとが形成される。
[0093]
 第4実施形態の半導体装置は、例えば、図15(a)~図16(h)に示した製造方法によって、製造することができる。
[0094]
  (第5実施形態)
  <半導体装置>
 図17は、第5実施形態の半導体装置の模式平面図である。図17に示す平面は、図3に示した平面に対応する。図18は、図17中のXVIII-XVIII線に沿う模式断面図である。
[0095]
 図17および図18に示すように、第5実施形態が、例えば、図14に示した第4実施形態と異なるところは、第8配線68を備えたことである。第8配線68は、第5配線65cと同様に、積層体100の中に設けられ、Z方向に延びる。
[0096]
 第8配線68が、第4実施形態の第5配線65cと異なるところは、第5配線65cは、ダミーワード線となる電極層41(WLDD0)と電極層41(WLDD1)とを電気的に接続していたのに対し、第8配線68は、ドレイン側選択ゲートとなる電極層41(SGDA)~41(SGDC)を電気的に接続することである。第5実施形態では、3種類の第8配線680~682を含む。第8配線680は、String0に属する電極層41(SGDA0)~(SGDC0)を電気的に接続する。第8配線681は、String1に属する電極層41(SGDA1)~(SGDC1)を電気的に接続する。第8配線682は、String2に属する電極層41(SGDA2)~(SGDC2)を電気的に接続する。
[0097]
 第8配線68も、第5配線65cと同様に、第2スリットSHEに設けられる。第4実施形態では、柱状部CLを、第2スリットSHEにも設けた例を示したが、第5実施形態では、柱状部CLを、第2スリットSHEに設けない場合を示している。
[0098]
 第5実施形態によれば、電極層41(SGDA)、41(SGDB)、および41(SGDC)を、第8配線68によって電気的に接続する。このため、String間の“立ち上がり/立ち下がり時間”との遅延差を縮小できる。
[0099]
 第5実施形態では、3つのString0~String2を、1つのBLOCKに設けている。積層体100の途中で止まる第2スリットSHEを備えた半導体装置において、1つのBLOCKに設けられるStringは、通常、2つである。2つを超えるStringを、1つのBLOCKに設けることが可能な理由の1つは、以下に説明する製造方法による。
[0100]
  <製造方法>
 図19~図30は、第5実施形態の半導体装置の製造方法を示す模式断面図である。図19~図30に示す断面は、図18に示した断面に対応する。図19~図30には、第5実施形態の半導体装置の製造方法の1つの例が示される。
[0101]
  1.積層体100の形成
 図19に示すように、例えば、図15(a)および図16(a)を参照して説明した方法と同様の応報にて、積層体100を、基板10の主面10a上に形成する。
[0102]
  2.階段部分2の形成
 特に図示しないが、例えば、図15(b)を参照して説明した方法と、同様の方法にて、階段部分2を、積層体100の第1端部領域101と、第2端部領域102とに形成する。
[0103]
  3.メモリホールMHの形成
 図20に示すように、例えば、図16(f)を参照して説明した方法と、同様の方法にて、メモリホールMHを、積層体100に形成する。
[0104]
  4.柱状部CLの形成
 図21に示すように、例えば、図16(g)を参照して説明した方法と、同様の方法にて、柱状部CLを、メモリホールMHに形成する。次に、第3絶縁層31を、柱状部CLが形成された積層体100上に形成する。第3絶縁層31は、絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。
[0105]
  5.第2スリットSHEの形成
 図22に示すように、例えば、図16(b)を参照して説明した方法と、同様の方法にて、第2スリットSHEを、積層体100に形成する。本実施形態において、第2スリットSHEは、例えば、SGDAに置換される第1犠牲層47に達するように形成される。
[0106]
  6.第3犠牲層49の形成
 図23に示すように、第3犠牲層49を、第2スリットSHEの側壁に形成する。第3犠牲層49の材料は、例えば、第1犠牲層47と同じ材料が選ばれる。例えば、第1犠牲層47がシリコン窒化物であった場合には、第3犠牲層49には、シリコン窒化物が選ばれる。
[0107]
  7.第2絶縁層46の形成
 図24に示すように、第2絶縁層46を、第3犠牲層49が形成された第2スリットSHEに形成する。第2絶縁層46の材料は、例えば、絶縁体40と同じ材料が選ばれる。例えば、絶縁体40がシリコン酸化物であった場合には、第2絶縁層46には、シリコン酸化物が選ばれる。
[0108]
  8.第1スリットSTの形成
 図25に示すように、第1スリットSTを、積層体100に形成する。第1スリットSTは、例えば、基板10に達するように形成される。次に、基板10とは異なる導電型の不純物、例えば、n型の不純物を、第1スリットSTを介して基板10に導入する。これにより、基板10には、n型の半導体層11が形成される。
[0109]
  9.第1犠牲層47および第3犠牲層49の除去(リプレイス工程)
 図26に示すように、第1犠牲層47および第3犠牲層49を、第1スリットSTおよび第2スリットSHEを介して除去する。これにより、空間43が、絶縁体40の間に毛形成される。本実施形態では、第2スリットに挟まれた領域104においても、第1犠牲層47および第3犠牲層49が除去され、空間43が形成される。本実施形態では、第3犠牲層49が第2スリットSHEに形成されている。このため、第2スリットに挟まれた領域104においても、空間43の形成が可能となる。
[0110]
  10.電極層41の埋め込み(リプレイス工程)
 図27に示すように、空間43を、電極層41によって埋め込む。これにより、積層体100には、電極層41と、第8配線68とが形成される。
[0111]
  11.第1絶縁層45の形成
 図28に示すように、電極層41を、第1スリットSTの側壁から除去する。次に、第1絶縁層45を、第1スリットSTの側壁に形成する。
[0112]
  12.導電層LIの形成
 図29に示すように、第1絶縁層45を、第1スリットSTの底から除去する。これにより、第1スリットSTの底には、半導体層11が露出する。次に、導電層LIを、第1スリットSTに形成する。導電層LIは、半導体11に電気的に接続される。
[0113]
  13.第1導電物Mの形成
 図30に示すように、第4絶縁層52を、導電層LIが形成された積層体100上に形成する。第4絶縁層52は、絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。次に、第1開孔55を、第4絶縁層52および第3絶縁層51に形成する。第1開孔55は、柱状部CLに達する。次に、第1導電物Mを、第1開孔55に形成する。第1導電物Mは、例えば、Wを含む。第1導電物Mは、柱状部CLの半導体ボディ20(図示せず)に電気的に接続される。
[0114]
  14.第2導電物Vの形成
 次に、第5絶縁層53を、第1導電物Mが形成された積層体100上に形成する。
第5絶縁層53は、絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。
次に、第2開孔56を、第5絶縁層53に形成する。第2開孔56は、第1導電物Mに達する。次に、第2導電物Vを、第2開孔56に形成する。第2導電物Vは、例えば、Wを含む。第2導電物Vは、第1導電物Mに電気的に接続される。第1導電物Mおよび第2導電物Vは、例えば、図2に示したコンタクトCbを構成する。
[0115]
  15.ビット線BLの形成
 次に、ビット線BLを、第2導電物Vが形成された積層体100上に形成する。
[0116]
 第5実施形態の半導体装置は、例えば、図19~図30に示した製造方法によって、製造することができる。
[0117]
 以上、第1~第5実施形態について説明した。しかし、実施形態は、上記第1~第5実施形態に限られるものではない。これらの実施形態は、一例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、実施形態の要旨を逸脱しない範囲で、種々の省略、置き換え、および変更を行うことができる。

請求の範囲

[請求項1]
 第1電極層と、積層方向に沿って前記第1電極層と電気的に絶縁されて設けられた第2電極層とを含む積層体と、
 前記積層体に、前記積層体の上端から前記積層体の下端にかけて設けられた、前記積層方向と交わる第1方向に延びる少なくとも2つの第1絶縁層と、
 前記少なくとも2つの第1絶縁層の間の、前記積層体の第1端部領域に設けられた第1階段部と、
 前記少なくとも2つの第1絶縁層の間の、前記積層体の、前記第1端部領域の反対側に位置する第2端部領域に設けられた第2階段部と、
 前記第1方向に延び、前記少なくとも2つの第1絶縁層の間の前記積層体に設けられ、前記第2電極層を前記第1方向に沿って分離する第2絶縁層と、
を備え、
 前記第2絶縁層の前記第1方向に沿った長さは、前記第2電極層の前記第1方向に沿った長さよりも長く、前記第1電極層の前記第1方向に沿った長さよりも短い、半導体装置。
[請求項2]
 前記第1電極層は、ワード線であり、
 前記第2電極層は、選択ゲート層である、請求項1記載の半導体装置。
[請求項3]
 前記ワード線は、ダミーワード線である、請求項2記載の半導体装置。
[請求項4]
 前記積層体は、前記積層体の、前記第1端部領域と前記第2端部領域との間に位置する中間領域に設けられた、前記積層方向に延びる第1柱状部を備え、
 前記第1柱状部は、
  前記積層方向に延びる半導体ボディと、
  前記半導体ボディと、前記第1電極層との間に設けられた電荷蓄積部と、
 を含む、請求項1記載の半導体装置。
[請求項5]
 第1電極層と、積層方向に沿って前記第1電極層と電気的に絶縁されて設けられた第2電極層と、前記積層方向に沿って前記第2電極層と前記第1電極層を間に挟んで電気的に絶縁されて設けられた第3電極層とを含む積層体と、
 前記積層体に、前記積層体の上端から前記積層体の下端にかけて設けられた、前記積層方向と交わる第1方向に延びる少なくとも2つの第1絶縁層と、
 前記少なくとも2つの第1絶縁層の間の、前記積層体の第1端部領域に設けられた第1階段部と、
 前記少なくとも2つの第1絶縁層の間の、前記積層体の、前記第1端部領域の反対側に位置する第2端部領域に設けられた第2階段部と、
 前記第1方向に延び、前記少なくとも2つの第1絶縁層の間の前記積層体に設けられ、前記第2電極層を前記第1方向に沿って分離する第2絶縁層と、
 前記第1電極層と前記第3電極層とを、前記積層体において電気的に接続する配線と、
を備えた、半導体装置。
[請求項6]
 前記第1電極層は第1ワード線であり、
 前記第2電極層は、選択ゲート層であり、
 前記第3電極層は第2ワード線である、請求項5記載の半導体装置。
[請求項7]
 前記第1ワード線は、第1ダミーワード線であり、
 前記第2ワード線は、第2ダミーワード線である、請求項6記載の半導体装置。
[請求項8]
 前記第2絶縁層は、前記第1ワード線を、前記第1方向に沿って分離する、請求項6記載の半導体装置。
[請求項9]
 前記積層体は、前記積層体の、前記第1端部領域と前記第2端部領域との間に位置する中間領域に設けられた、前記積層方向に延びる第1柱状部を備え、
 前記第1柱状部は、
  前記積層方向に延びる半導体ボディと、
  前記半導体ボディと、前記第1電極層との間に設けられた電荷蓄積部と、
 を含む、請求項5記載の半導体装置。
[請求項10]
 前記配線は、積層体の外に設けられ、
 前記配線は、前記第1端部領域および前記第2端部領域の少なくとも1つの上方に設けられる、請求項5記載の半導体装置。
[請求項11]
 前記配線は、前記積層体の中に設けられ、
 前記配線は、前記第2絶縁層の下方に設けられる、請求項5記載の半導体装置。
[請求項12]
 前記積層体は、前記第2絶縁層を貫通して前記積層方向に延びる第2柱状部を備え、
 前記第2柱状部は、前記第1柱状部と同じ構造を持ち、
 前記配線は、前記第2柱状部に沿って設けられる、請求項11記載の半導体装置。
[請求項13]
 第1電極層と、積層方向に沿って前記第1電極層と電気的に絶縁されて設けられた第2電極層と、前記積層方向に沿って前記第2電極層と電気的に絶縁されて設けられた第3電極層とを含む積層体と、
 前記積層体に、前記積層体の上端から前記積層体の下端にかけて設けられた、前記積層方向と交わる第1方向に延びる少なくとも2つの第1絶縁層と、
 前記少なくとも2つの第1絶縁層の間の、前記積層体の第1端部領域に設けられた第1階段部と、
 前記少なくとも2つの第1絶縁層の間の、前記積層体の、前記第1端部領域の反対側に位置する第2端部領域に設けられた第2階段部と、
 前記第1方向に延び、前記少なくとも2つの第1絶縁層の間の前記積層体に設けられ、前記第2電極層および前記第3電極層を前記第1方向に沿って分離する第2絶縁層と、
 前記第2電極層と前記第3電極層とを、前記積層体において電気的に接続する配線と、
を備えた、半導体装置。
[請求項14]
 前記第1電極層は、ワード線であり、
 前記第2電極層は、第1選択ゲート層であり、
 前記第3電極層は、第2選択ゲート層である、請求項13記載の半導体装置。
[請求項15]
 前記ワード線は、ダミーワード線である、請求項14記載の半導体装置。
[請求項16]
 前記積層体は、前記積層体の、前記第1端部領域と前記第2端部領域との間に位置する中間領域に設けられた、前記積層方向に延びる第1柱状部を備え、
 前記第1柱状部は、
  前記積層方向に延びる半導体ボディと、
  前記半導体ボディと、前記第1電極層との間に設けられた電荷蓄積部と、
 を含む、請求項13記載の半導体装置。
[請求項17]
 前記配線は、前記積層体の中に設けられ、
 前記配線は、前記第2絶縁層に沿って設けられる、請求項13記載の半導体装置。
[請求項18]
 前記第1方向に延び、前記第1絶縁層と前記第2絶縁層との間の、前記積層体に設けられ、前記第2電極層および前記第3電極層を前記第1方向に沿って分離する第3絶縁層を、さらに備えた、請求項13記載の半導体装置。
[請求項19]
 第1犠牲層と、前記第1犠牲層と第1絶縁体を介して設けられた第2犠牲層と、前記第2犠牲層と第2絶縁体を介して設けられた第3犠牲層と、前記第3犠牲層と第3絶縁体を介して設けられた第4犠牲層とを、積層方向に沿って含む積層体を、基板上に形成すること、と、
 前記積層体に、前記第4犠牲層、前記第3絶縁体、前記第3犠牲層、前記第2絶縁体、および第2犠牲層を貫通するスリットを形成すること、と、
 前記スリットに、前記第2犠牲層、および前記第3犠牲層を埋め込む第5犠牲層を形成すること、と、
 前記スリットに、前記第4犠牲層を埋め込む第4絶縁体を形成すること、と、
 前記積層体に、前記積層方向に延びる半導体ボディと、前記半導体ボディと前記第1犠牲層との間に設けられた電荷蓄積部とを含み、前記第3絶縁体、前記第5犠牲層、および前記第1犠牲層を貫通する柱状部を形成すること、と、
 前記第1~5犠牲層を、それぞれ第1~5電極層に置換すること、と、
を備えた半導体装置の製造方法。
[請求項20]
 第1犠牲層と、前記第1犠牲層と第1絶縁体を介して設けられた第2犠牲層と、前記第2犠牲層と第2絶縁体を介して設けられた第3犠牲層とを含む、積層方向に沿って含む積層体を、基板上に形成すること、と、
 前記積層体に、前記積層方向に延びる半導体ボディと、前記半導体ボディと、前記第1犠牲層との間に設けられた電荷蓄積部とを含む柱状部を形成すること、と、
 前記積層体に、前記第3犠牲層、前記第2絶縁体、前記第2犠牲層を貫通する第1スリットを形成すること、と、
 前記第1スリットの側壁に、第4犠牲層を形成すること、と、
 前記第1スリットに、第3絶縁体を形成すること、と、
 前記積層体に、前記第3犠牲層、前記第2絶縁体、前記第2犠牲層、前記第1絶縁体、および前記第1犠牲層を貫通する第2スリットを形成すること、と、
 前記第1~4犠牲層を、それぞれ第1~第4電極層に置換すること、と、
を備えた半導体装置の製造方法。

補正された請求の範囲(条約第19条)
[ 2018年1月22日 ( 22.01.2018 )  国際事務局受理 ]

[1]
[補正後] 第1電極層と、積層方向に沿って前記第1電極層と電気的に絶縁されて設けられた第2電極層とを含む積層体と、
 前記積層体に、前記積層体の上端から前記積層体の下端にかけて設けられた、前記積層方向と交わる第1方向に延びる少なくとも2つの第1絶縁層と、
 前記少なくとも2つの第1絶縁層の間の、前記積層体の第1端部領域に設けられた第1階段部と、
 前記少なくとも2つの第1絶縁層の間の、前記積層体の、前記第1端部領域の反対側に位置する第2端部領域に設けられた第2階段部と、
 前記第1方向に延び、前記少なくとも2つの第1絶縁層の間の前記積層体に設けられ、前記第2電極層を前記第1方向に沿って分離する第2絶縁層と、
を備え、
 前記第2絶縁層の前記第1方向に沿った長さは、前記第2電極層の前記第1方向に沿った長さよりも長く、前記第1電極層の前記第1方向に沿った長さよりも短く、
前記第1電極層は、ダミーワード線である、半導体装置。
[2]
[補正後] 前記第2電極層は、選択ゲート層である、請求項1記載の半導体装置。
[3]
[削除]
[4]
 前記積層体は、前記積層体の、前記第1端部領域と前記第2端部領域との間に位置する中間領域に設けられた、前記積層方向に延びる第1柱状部を備え、
 前記第1柱状部は、
  前記積層方向に延びる半導体ボディと、
  前記半導体ボディと、前記第1電極層との間に設けられた電荷蓄積部と、
 を含む、請求項1記載の半導体装置。
[5]
[補正後] 第1電極層と、積層方向に沿って前記第1電極層と電気的に絶縁されて設けられた第2電極層と、前記積層方向に沿って前記第2電極層と前記第1電極層を間に挟んで電気的に絶縁されて設けられた第3電極層とを含む積層体と、
 前記積層体に、前記積層体の上端から前記積層体の下端にかけて設けられた、前記積層方向と交わる第1方向に延びる少なくとも2つの第1絶縁層と、
 前記少なくとも2つの第1絶縁層の間の、前記積層体の第1端部領域に設けられた第1階段部と、
 前記少なくとも2つの第1絶縁層の間の、前記積層体の、前記第1端部領域の反対側に位置する第2端部領域に設けられた第2階段部と、
 前記第1方向に延び、前記少なくとも2つの第1絶縁層の間の前記積層体に設けられ、前記第2電極層を前記第1方向に沿って分離する第2絶縁層と、
 前記第1電極層と前記第3電極層とを、前記積層体において電気的に接続する配線と、
を備え、
 前記第1電極層は第1ワード線であり、
 前記第2電極層は、選択ゲート層であり、
 前記第3電極層は第2ワード線である、半導体装置。
[6]
[削除]
[7]
[補正後] 前記第1ワード線は、第1ダミーワード線であり、
 前記第2ワード線は、第2ダミーワード線である、請求項5記載の半導体装置。
[8]
[補正後] 前記第2絶縁層は、前記第1ワード線を、前記第1方向に沿って分離する、請求項5記載の半導体装置。
[9]
 前記積層体は、前記積層体の、前記第1端部領域と前記第2端部領域との間に位置する中間領域に設けられた、前記積層方向に延びる第1柱状部を備え、
 前記第1柱状部は、
  前記積層方向に延びる半導体ボディと、
  前記半導体ボディと、前記第1電極層との間に設けられた電荷蓄積部と、
 を含む、請求項5記載の半導体装置。
[10]
 前記配線は、積層体の外に設けられ、
 前記配線は、前記第1端部領域および前記第2端部領域の少なくとも1つの上方に設けられる、請求項5記載の半導体装置。
[11]
 前記配線は、前記積層体の中に設けられ、
 前記配線は、前記第2絶縁層の下方に設けられる、請求項5記載の半導体装置。
[12]
 前記積層体は、前記第2絶縁層を貫通して前記積層方向に延びる第2柱状部を備え、
 前記第2柱状部は、前記第1柱状部と同じ構造を持ち、
 前記配線は、前記第2柱状部に沿って設けられる、請求項11記載の半導体装置。
[13]
 第1電極層と、積層方向に沿って前記第1電極層と電気的に絶縁されて設けられた第2電極層と、前記積層方向に沿って前記第2電極層と電気的に絶縁されて設けられた第3電極層とを含む積層体と、
 前記積層体に、前記積層体の上端から前記積層体の下端にかけて設けられた、前記積層方向と交わる第1方向に延びる少なくとも2つの第1絶縁層と、
 前記少なくとも2つの第1絶縁層の間の、前記積層体の第1端部領域に設けられた第1階段部と、
 前記少なくとも2つの第1絶縁層の間の、前記積層体の、前記第1端部領域の反対側に位置する第2端部領域に設けられた第2階段部と、
 前記第1方向に延び、前記少なくとも2つの第1絶縁層の間の前記積層体に設けられ、前記第2電極層および前記第3電極層を前記第1方向に沿って分離する第2絶縁層と、
 前記第2電極層と前記第3電極層とを、前記積層体において電気的に接続する配線と、
を備えた、半導体装置。
[14]
 前記第1電極層は、ワード線であり、
 前記第2電極層は、第1選択ゲート層であり、
 前記第3電極層は、第2選択ゲート層である、請求項13記載の半導体装置。
[15]
 前記ワード線は、ダミーワード線である、請求項14記載の半導体装置。
[16]
 前記積層体は、前記積層体の、前記第1端部領域と前記第2端部領域との間に位置する中間領域に設けられた、前記積層方向に延びる第1柱状部を備え、
 前記第1柱状部は、
  前記積層方向に延びる半導体ボディと、
  前記半導体ボディと、前記第1電極層との間に設けられた電荷蓄積部と、
 を含む、請求項13記載の半導体装置。
[17]
 前記配線は、前記積層体の中に設けられ、
 前記配線は、前記第2絶縁層に沿って設けられる、請求項13記載の半導体装置。
[18]
 前記第1方向に延び、前記第1絶縁層と前記第2絶縁層との間の、前記積層体に設けられ、前記第2電極層および前記第3電極層を前記第1方向に沿って分離する第3絶縁層を、さらに備えた、請求項13記載の半導体装置。
[19]
 第1犠牲層と、前記第1犠牲層と第1絶縁体を介して設けられた第2犠牲層と、前記第2犠牲層と第2絶縁体を介して設けられた第3犠牲層と、前記第3犠牲層と第3絶縁体を介して設けられた第4犠牲層とを、積層方向に沿って含む積層体を、基板上に形成すること、と、
 前記積層体に、前記第4犠牲層、前記第3絶縁体、前記第3犠牲層、前記第2絶縁体、および第2犠牲層を貫通するスリットを形成すること、と、
 前記スリットに、前記第2犠牲層、および前記第3犠牲層を埋め込む第5犠牲層を形成すること、と、
 前記スリットに、前記第4犠牲層を埋め込む第4絶縁体を形成すること、と、
 前記積層体に、前記積層方向に延びる半導体ボディと、前記半導体ボディと前記第1犠牲層との間に設けられた電荷蓄積部とを含み、前記第3絶縁体、前記第5犠牲層、および前記第1犠牲層を貫通する柱状部を形成すること、と、
 前記第1~5犠牲層を、それぞれ第1~5電極層に置換すること、と、
を備えた半導体装置の製造方法。
[20]
 第1犠牲層と、前記第1犠牲層と第1絶縁体を介して設けられた第2犠牲層と、前記第2犠牲層と第2絶縁体を介して設けられた第3犠牲層とを含む、積層方向に沿って含む積層体を、基板上に形成すること、と、
 前記積層体に、前記積層方向に延びる半導体ボディと、前記半導体ボディと、前記第1犠牲層との間に設けられた電荷蓄積部とを含む柱状部を形成すること、と、
 前記積層体に、前記第3犠牲層、前記第2絶縁体、前記第2犠牲層を貫通する第1スリットを形成すること、と、
 前記第1スリットの側壁に、第4犠牲層を形成すること、と、
 前記第1スリットに、第3絶縁体を形成すること、と、
 前記積層体に、前記第3犠牲層、前記第2絶縁体、前記第2犠牲層、前記第1絶縁体、および前記第1犠牲層を貫通する第2スリットを形成すること、と、
 前記第1~4犠牲層を、それぞれ第1~第4電極層に置換すること、と、
を備えた半導体装置の製造方法。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]

[ 図 24]

[ 図 25]

[ 図 26]

[ 図 27]

[ 図 28]

[ 図 29]

[ 図 30]