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1. (WO2018051749) 半導体デバイス及びその製造方法
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国際公開番号: WO/2018/051749 国際出願番号: PCT/JP2017/030155
国際公開日: 22.03.2018 国際出願日: 23.08.2017
IPC:
H01L 21/822 (2006.01) ,H01L 21/329 (2006.01) ,H01L 21/76 (2006.01) ,H01L 23/12 (2006.01) ,H01L 27/04 (2006.01) ,H01L 29/861 (2006.01) ,H01L 29/866 (2006.01) ,H01L 29/868 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
328
バイポーラ型の装置,例.ダイオード,トランジスタ,サイリスタ,の製造のための多段階工程
329
装置が1つまたは2つの電極からなるもの,例.ダイオード
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
71
グループ21/70で限定された装置の特定部品の製造
76
構成部品間の分離領域の形成
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
12
マウント,例.分離できない絶縁基板
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
86
整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861
ダイオード
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
86
整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861
ダイオード
866
ツェナーダイオード
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
86
整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861
ダイオード
868
PINダイオード
出願人:
株式会社村田製作所 MURATA MANUFACTURING CO., LTD. [JP/JP]; 京都府長岡京市東神足1丁目10番1号 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555, JP
新日本無線株式会社 NEW JAPAN RADIO CO., LTD. [JP/JP]; 東京都中央区日本橋横山町3番10号 3-10, Nihonbashi Yokoyama-cho, Chuo-ku, Tokyo 1038456, JP
発明者:
中磯 俊幸 NAKAISO, Toshiyuki; JP
松枝 斉 MATSUEDA, Hitoshi; JP
鈴木 隆信 SUZUKI, Takanobu; JP
梶原 健二 KAJIWARA, Kenji; JP
松本 英顯 MATSUMOTO, Hideaki; JP
代理人:
稲葉 良幸 INABA, Yoshiyuki; JP
大貫 敏史 ONUKI, Toshifumi; JP
優先権情報:
2016-18126916.09.2016JP
発明の名称: (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEURS ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体デバイス及びその製造方法
要約:
(EN) Provided is a semiconductor device (100) provided with: a substrate (20) having a first main surface (10A), a second main surface (20B), and side surfaces; an element region (40) formed on the first-main-surface (10A) side of the substrate (20), a semiconductor element being formed on the element region (40); and a wiring layer (90) provided on the first main surface (10A), the wiring layer (90) including a plurality of terminal electrodes (80A, 80B) electrically connected to the semiconductor element. The substrate (10) has, in plan view of the first main surface (10A), a plurality of peripheral edge regions (30A, 30B) formed on the peripheral edge of the substrate (10). In plan view of the first main surface (10A), each of the plurality of terminal electrodes (80A, 80B) is adjacent to each of the peripheral regions (30A, 30B), respectively. In plan view of the first main surface (10A), the plurality of terminal electrodes (80A, 80B) and the element region (40) are positioned inward from the plurality of peripheral regions (30A, 30B). The plurality of peripheral regions (30A, 30B) are insulated from each other. The element region (40) and the plurality of terminal electrodes (80A, 80B) are insulated from the plurality of peripheral regions (30A, 30B).
(FR) L'invention concerne un dispositif à semi-conducteur (100) comportant : un substrat (20) ayant une première surface principale (10A), une seconde surface principale (20B), et des surfaces latérales; une région d'élément (40) formée sur le côté première surface principale (10A) du substrat (20), un élément semi-conducteur étant formé sur la région d'élément (40); et une couche de câblage (90) disposée sur la première surface principale (10A), la couche de câblage (90) comprenant une pluralité d'électrodes de borne (80A, 80B) électriquement connectées à l'élément semi-conducteur. Le substrat (10) a, dans une vue en plan de la première surface principale (10A), une pluralité de régions de bord périphérique (30A, 30B) formées sur le bord périphérique du substrat (10). Dans une vue en plan de la première surface principale (10A), chacune de la pluralité d'électrodes de borne (80A, 80B) est adjacente à chacune des régions périphériques (30A, 30B), respectivement. Dans une vue en plan de la première surface principale (10A), la pluralité d'électrodes de borne (80A, 80B) et la région d'élément (40) sont positionnées vers l'intérieur à partir de la pluralité de régions périphériques (30A, 30B). La pluralité de régions périphériques (30A, 30B) sont isolées l'une de l'autre. La région d'élément (40) et la pluralité d'électrodes de borne (80A, 80B) sont isolées de la pluralité de régions périphériques (30A, 30B).
(JA) 第1主面(10A)、第2主面(20B)、及び側面を有する基板20と、基板20において第1主面(10A)側に設けられ、半導体素子が形成された素子領域(40)と、第1主面(10A)上に設けられ、半導体素子に電気的に接続された複数の端子電極(80A,80B)を含む配線層(90)とを備え、基板(10)は、第1主面(10A)の平面視において、基板(10)の周縁に形成される複数の周縁領域(30A,30B)を有し、第1主面(10A)の平面視において、複数の端子電極(80A,80B)のそれぞれは、複数の周縁領域(30A,30B)のそれぞれに隣接し、第1主面(10A)の平面視において、複数の端子電極(80A,80B)及び素子領域(40)は、複数の周縁領域(30A,30B)よりも内側に位置し、複数の周縁領域(20A,30B)は互いに絶縁されており、素子領域(40)及び複数の端子電極(80A,80B)は複数の周縁領域(30A,30B)と絶縁されている、半導体デバイス(100)を提供する。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)