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1. (WO2018047551) 半導体装置製造方法及び半導体装置
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国際公開番号: WO/2018/047551 国際出願番号: PCT/JP2017/028498
国際公開日: 15.03.2018 国際出願日: 04.08.2017
IPC:
H01L 21/60 (2006.01) ,H01L 21/301 (2006.01) ,H01L 25/07 (2006.01) ,H01L 25/18 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
50
サブグループ21/06~21/326の一つに分類されない方法または装置を用いる半導体装置の組立
60
動作中の装置にまたは装置から電流を流すためのリードまたは他の導電部材の取り付け
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
30
21/20~21/26に分類されない方法または装置を用いる半導体本体の処理
301
半導体本体を別個の部品に細分割するため,例.分離する
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
25
複数の個々の半導体または他の固体装置からなる組立体
03
すべての装置がグループ27/00~51/00の同じサブグループに分類される型からなるもの,例.整流ダイオードの組立体
04
個別の容器を持たない装置
07
装置がグループ29/00に分類された型からなるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
25
複数の個々の半導体または他の固体装置からなる組立体
18
装置がグループ27/00~51/00の同じメイングループの2つ以上の異なるサブグループに分類される型からなるもの
出願人:
富士電機株式会社 FUJI ELECTRIC CO., LTD. [JP/JP]; 神奈川県川崎市川崎区田辺新田1番1号 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2109530, JP
発明者:
池之内 俊 IKENOUCHI Shun; JP
代理人:
龍華国際特許業務法人 RYUKA IP LAW FIRM; 東京都新宿区西新宿1-6-1 新宿エルタワー22階 22F, Shinjuku L Tower, 1-6-1, Nishi-Shinjuku, Shinjuku-ku, Tokyo 1631522, JP
優先権情報:
2016-17683409.09.2016JP
発明の名称: (EN) SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF SEMI-CONDUCTEUR ET DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置製造方法及び半導体装置
要約:
(EN) To provide a semiconductor device 100 provided with a semiconductor element in which chip warpage is minimized. A semiconductor device manufacturing method provided with: a bonding step for bonding the back surface of a chip having an electrode on both surfaces onto the obverse surface of a substrate; a plating protection step for providing a plating protection film on the obverse surface of the substrate to which the chip has been bonded, the plating protection film having an opening at the position corresponding to the electrode on the obverse surface of the chip on which a plating is to be formed; a plating step for plating the electrode on the chip; and a step for removing the plating protection film from the substrate after the plating step.
(FR) L'invention concerne un dispositif semi-conducteur (100) comportant un élément semi-conducteur dans lequel le gauchissement de puce est minimisé. L'invention concerne un procédé de fabrication de dispositif semi-conducteur consistant : en une étape de soudage pour le soudage de la surface arrière d'une puce ayant une électrode sur les deux surfaces sur la surface avant d'un substrat; en une étape de protection de placage pour l'application d'une pellicule de protection de placage sur la surface avant du substrat auquel la puce a été soudée, la pellicule de protection de placage ayant une ouverture à la position correspondant à l'électrode sur la surface avant de la puce sur laquelle un placage doit être formé; en une étape de placage pour le placage de l'électrode sur la puce; et en une étape de retrait de la pellicule de protection de placage du substrat après l'étape de placage.
(JA) チップの反りの小さい半導体素子を備える半導体装置100を提供する。半導体装置製造方法は、両面に電極を有するチップの裏面を基板のおもて面に接合する接合工程、チップが接合された基板のおもて面に、チップのおもて面におけるめっきを形成すべき電極に対応する位置に開口を有するめっき保護膜を設けるめっき保護工程、めっき保護工程の後に、チップの電極にめっきを行うめっき工程と、めっき工程の後に、基板からめっき保護膜を除去する除去工程と、を備える。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)