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1. (WO2018040866) VDMOS DEVICE AND MANUFACTURING METHOD THEREFOR
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国際公開番号: WO/2018/040866 国際出願番号: PCT/CN2017/096597
国際公開日: 08.03.2018 国際出願日: 09.08.2017
IPC:
H01L 29/78 (2006.01) ,H01L 21/336 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
出願人:
无锡华润上华科技有限公司 CSMC TECHNOLOGIES FAB2 CO., LTD. [CN/CN]; 中国江苏省无锡市 新区新洲路8号 No. 8 Xinzhou Road Wuxi New District, Jiangsu 214028, CN
発明者:
卞诤 BIAN, Zheng; CN
代理人:
广州华进联合专利商标代理有限公司 ADVANCE CHINA IP LAW OFFICE; 中国广东省广州市天河区珠江东路6号4501房 (部位:自编01-03和08-12单元)(仅限办公用途) Room 4501, No. 6 Zhujiang East Road, Tianhe District, Guangzhou Guangdong 510623, CN
優先権情報:
201610789301.631.08.2016CN
発明の名称: (EN) VDMOS DEVICE AND MANUFACTURING METHOD THEREFOR
(FR) DISPOSITIF VDMOS ET SON PROCÉDÉ DE FABRICATION
(ZH) VDMOS器件及其制造方法
要約:
(EN) A VDMOS device and a manufacturing method therefor. The manufacturing method comprises: forming a groove in a semiconductor substrate, the groove comprising a first groove area, a second groove area, a third groove area, a fourth groove area and a fifth groove area; successively forming a first insulation layer, a first polycrystalline silicon layer and a second insulation layer on the semiconductor substrate; removing some of the second insulation layer until the first polycrystalline silicon layer is exposed; removing some of the first polycrystalline silicon layer, the remaining first polycrystalline silicon layer forming a first electrode; forming a third insulation layer on the semiconductor substrate, removing some of the third insulation layer, the second insulation layer and the first insulation layer, so that the top of the first polycrystalline silicon layer is higher than the top of the first insulation layer and the second insulation layer; and successively forming a gate oxide layer and a second polycrystalline silicon layer on the semiconductor substrate, and removing some of the second polycrystalline silicon layer, exposing the gate oxide layer located on the surface of the semiconductor substrate and the top of the second insulation layer, the remaining second polycrystalline silicon layer forming a second electrode.
(FR) La présente invention concerne un dispositif VDMOS et son procédé de fabrication. Le procédé de fabrication consiste : à former une rainure dans un substrat semi-conducteur, la rainure comprenant une première zone de rainure, une deuxième zone de rainure, une troisième zone de rainure, une quatrième zone de rainure et une cinquième zone de rainure ; à former successivement une première couche d'isolation, une première couche de silicium polycristallin et une deuxième couche d'isolation sur le substrat semi-conducteur ; à retirer une partie de la deuxième couche d'isolation jusqu'à ce que la première couche de silicium polycristallin soit exposée ; à retirer une partie de la première couche de silicium polycristallin, la première couche de silicium polycristallin restante formant une première électrode ; à former une troisième couche d'isolation sur le substrat semi-conducteur, à retirer une partie de la troisième couche d'isolation, de la deuxième couche d'isolation et de la première couche d'isolation, de telle sorte que la partie supérieure de la première couche de silicium polycristallin est plus grande que la partie supérieure de la première couche d'isolation et de la deuxième couche d'isolation ; et à former successivement une couche d'oxyde de grille et une seconde couche de silicium polycristallin sur le substrat semi-conducteur, et à retirer une partie de la seconde couche de silicium polycristallin, à exposer la couche d'oxyde de grille située sur la surface du substrat semi-conducteur et la partie supérieure de la deuxième couche d'isolation, la seconde couche de silicium polycristallin restante formant une seconde électrode.
(ZH) 一种VDMOS器件及其制造方法,制造方法包括:在半导体衬底中形成沟槽,沟槽包括第一沟槽区域、第二沟槽区域、第三沟槽区域、第四沟槽区域、以及第五沟槽区域;在半导体衬底上依次形成第一绝缘层、第一多晶硅层、第二绝缘层;去除部分第二绝缘层,直至露出第一多晶硅层;去除部分第一多晶硅层,留下的第一多晶硅层构成第一电极;在半导体衬底上形成第三绝缘层,去除部分第三绝缘层、第二绝缘层和第一绝缘层,以使第一多晶硅层的顶部高于第一绝缘层和第二绝缘层的顶部;在半导体衬底上依次形成栅氧化物层、第二多晶硅层,并去除部分第二多晶硅层,露出位于半导体衬底表面的栅氧化物层以及第二绝缘层的顶部,留下的第二多晶硅层构成第二电极。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 中国語 (ZH)
国際出願言語: 中国語 (ZH)