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1. (WO2018030298) アクティブマトリクス基板および表示装置
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国際公開番号: WO/2018/030298 国際出願番号: PCT/JP2017/028427
国際公開日: 15.02.2018 国際出願日: 04.08.2017
IPC:
G02F 1/1368 (2006.01) ,G09F 9/30 (2006.01) ,H01L 21/336 (2006.01) ,H01L 29/786 (2006.01)
G 物理学
02
光学
F
光の強度,色,位相,偏光または方向の制御,例.スイッチング,ゲーテイング,変調または復調のための装置または配置の媒体の光学的性質の変化により,光学的作用が変化する装置または配置;そのための技法または手順;周波数変換;非線形光学;光学的論理素子;光学的アナログ/デジタル変換器
1
独立の光源から到達する光の強度,色,位相,偏光または方向の制御のための装置または配置,例.スィッチング,ゲーテイングまたは変調;非線形光学
01
強度,位相,偏光または色の制御のためのもの
13
液晶に基づいたもの,例.単一の液晶表示セル
133
構造配置;液晶セルの作動;回路配置
136
半導体の層または基板と構造上組み合された液晶セル,例.集積回路の一部を構成するセル
1362
アクティブマトリックスセル
1368
スイッチング素子が三端子の素子であるもの
G 物理学
09
教育;暗号方法;表示;広告;シール
F
表示;広告;サイン;ラベルまたはネームプレート;シール
9
情報が個別素子の選択または組合わせによって支持体上に形成される可変情報用の指示装置
30
必要な文字が個々の要素を組み合わせることによって形成されるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
786
薄膜トランジスタ
出願人:
シャープ株式会社 SHARP KABUSHIKI KAISHA [JP/JP]; 大阪府堺市堺区匠町1番地 1, Takumi-cho, Sakai-ku, Sakai City, Osaka 5908522, JP
発明者:
菊池 哲郎 KIKUCHI Tetsuo; --
今井 元 IMAI Hajime; --
寺内 崇 TERAUCHI Takashi; --
大平 真也 OHHIRA Shinya; --
小笠原 功 OGASAWARA Isao; --
堀内 智 HORIUCHI Satoshi; --
代理人:
奥田 誠司 OKUDA Seiji; JP
優先権情報:
2016-15895212.08.2016JP
発明の名称: (EN) ACTIVE-MATRIX SUBSTRATE AND DISPLAY DEVICE
(FR) SUBSTRAT À MATRICE ACTIVE ET DISPOSITIF D'AFFICHAGE
(JA) アクティブマトリクス基板および表示装置
要約:
(EN) An active-matrix substrate according to an embodiment of the present invention is provided with: a plurality of first TFTs disposed in a display region; an inorganic insulating layer for covering the plurality of first TFTs; an organic insulating layer provided on the inorganic insulating layer; a plurality of second TFTs disposed in a non-display region; and a source/gate connection part in which a first electroconductive layer formed from the same electroconductive film as a gate wiring and a second electroconductive layer formed from the same electroconductive film as a source wiring are connected, the source/gate connection part being positioned in the non-display region. Each of the plurality of first TFTs is an oxide semiconductor TFT. At least one second TFT among the plurality of second TFTs is covered by the organic insulating layer. The source/gate connection part is not covered by the organic insulating layer.
(FR) Un substrat à matrice active selon un mode de réalisation de la présente invention comprend : une pluralité de premiers TFT disposés dans une région d'affichage; une couche isolante inorganique pour recouvrir la pluralité de premiers TFT; une couche isolante organique disposée sur la couche isolante inorganique; une pluralité de seconds TFT disposés dans une région de non-affichage; et une partie de connexion de source/grille dans laquelle une première couche électroconductrice formée à partir du même film électroconducteur qu'un câblage de grille et une seconde couche électroconductrice formée à partir du même film électroconducteur qu'un câblage de source sont connectées, la partie de connexion source/grille étant positionnée dans la région de non-affichage. Chacun de la pluralité de premiers TFT est un TFT à semi-conducteur à oxyde. Au moins un second TFT parmi la pluralité de seconds TFT est recouvert par la couche isolante organique. La partie de connexion source/grille n'est pas recouverte par la couche isolante organique.
(JA) 本発明の実施形態によるアクティブマトリクス基板は、表示領域内に配置された複数の第1TFTと、複数の第1TFTを覆う無機絶縁層と、無機絶縁層上に設けられた有機絶縁層と、非表示領域内に配置された複数の第2TFTと、ゲート配線と同一の導電膜から形成された第1導電層とソース配線と同一の導電膜から形成された第2導電層とが接続されるソース・ゲート接続部であって、非表示領域内に位置するソース・ゲート接続部とを備える。複数の第1TFTのそれぞれは、酸化物半導体TFTである。複数の第2TFTのうちの少なくとも1つの第2TFTは、有機絶縁層によって覆われている。ソース・ゲート接続部は、有機絶縁層によって覆われていない。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)