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1. (WO2018029782) 演算処理装置、画像処理装置、および撮像装置
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国際公開番号: WO/2018/029782 国際出願番号: PCT/JP2016/073431
国際公開日: 15.02.2018 国際出願日: 09.08.2016
IPC:
H03K 19/00 (2006.01)
H 電気
03
基本電子回路
K
パルス技術
19
論理回路,すなわち,1出力に作用する少なくとも2入力を持つもの;反転回路
出願人:
オリンパス株式会社 OLYMPUS CORPORATION [JP/JP]; 東京都八王子市石川町2951番地 2951, Ishikawa-machi, Hachioji-shi, Tokyo 1928507, JP
発明者:
梁田 崇志 YANADA Takashi; JP
上野 晃 UENO Akira; JP
代理人:
棚井 澄雄 TANAI Sumio; JP
志賀 正武 SHIGA Masatake; JP
鈴木 三義 SUZUKI Mitsuyoshi; JP
高柴 忠夫 TAKASHIBA Tadao; JP
鈴木 史朗 SUZUKI Shirou; JP
橋本 宏之 HASHIMOTO Hiroyuki; JP
優先権情報:
発明の名称: (EN) ARITHMETIC PROCESSING APPARATUS, IMAGE PROCESSING APPARATUS, AND IMAGE CAPTURE APPARATUS
(FR) APPAREIL DE TRAITEMENT ARITHMÉTIQUE, APPAREIL DE TRAITEMENT D’IMAGE ET APPAREIL DE CAPTURE D’IMAGE
(JA) 演算処理装置、画像処理装置、および撮像装置
要約:
(EN) An arithmetic processing apparatus has a pipeline structure in which combinations of a combination circuit and a flipflop circuit group composed of a plurality of flipflop circuits corresponding to the respective bits of output data of the combination circuit are connected in a plurality of stages. The arithmetic processing apparatus is provided with a mask processing unit for controlling the masking of operation clock signals to be supplied to the respective flipflop circuits. The mask processing unit controls the masking of the operation clock signals to be supplied to the respective flipflop circuits on the basis of bits to be used for arithmetic processing in input data inputted to the combination circuits.
(FR) La présente invention concerne un appareil de traitement arithmétique qui a une structure de pipeline dans laquelle des combinaisons d’un circuit de combinaison et d’un groupe de circuits de bascule composé d’une pluralité de circuits de bascule correspondant aux bits respectifs de données de sortie du circuit de combinaison sont connectées dans une pluralité d’étages. L’appareil de traitement arithmétique est pourvu d’une unité de traitement de masque pour commander le masquage de signaux d’horloge opérationnelle devant être fournis aux circuits de bascule respectifs. L’unité de traitement de masque commande le masquage des signaux d’horloge opérationnelle devant être fournis aux circuits de bascule respectifs sur la base de bits devant être utilisés pour un traitement arithmétique dans des données d’entrée introduites dans les circuits de combinaison.
(JA) 組み合わせ回路と、組み合わせ回路の出力データのそれぞれのビットに対応する複数のフリップフロップ回路から構成されるフリップフロップ回路群との組み合わせが複数段接続されたパイプライン構成の演算処理装置であって、それぞれのフリップフロップ回路に供給する動作クロック信号のマスクを制御するマスク処理部、を備え、マスク処理部は、組み合わせ回路に入力される入力データにおいて演算処理に使用するビットに基づいて、それぞれのフリップフロップ回路に供給する動作クロック信号のマスクを制御する。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)