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国際公開番号: WO/2018/003057 国際出願番号: PCT/JP2016/069441
国際公開日: 04.01.2018 国際出願日: 30.06.2016
IPC:
H04B 3/06 (2006.01) ,H04L 25/03 (2006.01)
H 電気
04
電気通信技術
B
伝送
3
有線伝送方式
02
細部
04
伝送の制御;等化
06
伝送された信号によるもの
H 電気
04
電気通信技術
L
デジタル情報の伝送,例.電信通信
25
ベースバンド方式
02
細部
03
送信機または受信機における整形回路網,例.整形回路網を付加するもの
出願人: SOCIONEXT INC.[JP/JP]; 2-10-23 Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa 2220033, JP
発明者: SUZUKI, Daisuke; JP
KUDO, Masahiro; JP
代理人: KOKUBUN, Takayoshi; JP
優先権情報:
発明の名称: (EN) EQUALIZING CIRCUIT, RECEPTION CIRCUIT, AND SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) CIRCUIT D’ÉGALISATION, CIRCUIT DE RÉCEPTION ET CIRCUIT INTÉGRÉ À SEMI-CONDUCTEURS
(JA) 等化回路、受信回路、及び半導体集積回路
要約:
(EN) The present invention has: an addition circuit (101) that adds together an input signal and a compensation signal; a comparison circuit (102) that compares the outputs of the addition circuit; first latch circuits (103) that hold the outputs of the comparison circuit, and the number of which is smaller by 1 than that of the taps of an equalizing circuit; a selection circuit (104) that selects and outputs one of the outputs of the comparison circuit and the first latch circuits; a second latch circuit (105) that holds the output of the selection circuit; and a digital analog conversion circuit (106) that generates a compensation signal on the basis of the output of the second latch circuit, wherein the output of the selection circuit is supplied to the digital analog conversion circuit via the second latch circuit, and thereby the delay of the compensation signal is shortened and a feedback timing to the addition circuit is relaxed.
(FR) La présente invention concerne : un circuit d’addition (101) qui additionne ensemble un signal d’entrée et un signal de compensation ; un circuit de comparaison (102) qui compare les sorties du circuit d’addition ; des premiers circuits à verrouillage (103) qui conservent les sorties du circuit de comparaison et dont le nombre est inférieur d’une unité à celui des branchements d’un circuit d’égalisation ; un circuit de sélection (104) qui sélectionne et délivre en sortie une des sorties du circuit de comparaison et des premiers circuits à verrouillage ; un second circuit à verrouillage (105) qui conserve la sortie du circuit de sélection ; et un circuit de conversion numérique-analogique (106) qui génère un signal de compensation sur la base de la sortie du second circuit à verrouillage, la sortie du circuit de sélection étant fournie au circuit de conversion numérique-analogique via le second circuit à verrouillage et, de cette façon, le retard du signal de compensation est raccourci et un temps de rétroaction du circuit d’addition est diminué.
(JA) 入力信号と補償信号とを加算する加算回路(101)と、加算回路の出力を比較する比較回路(102)と、比較回路の出力を保持する、等化回路のタップ数より1少ない数の第1のラッチ回路(103)と、比較回路及び各々の第1のラッチ回路の出力の内の1つを選択して出力する選択回路(104)と、選択回路の出力を保持する第2のラッチ回路(105)と、第2のラッチ回路の出力に基づいて補償信号を生成するデジタルアナログ変換回路(106)とを有し、選択回路の出力を第2のラッチ回路を介してデジタルアナログ変換回路に供給するようにして、補償信号の遅延を短縮し、加算回路へのフィードバックタイミングを緩和する。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)