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1. WO2017158678 - AD変換器およびイメージセンサ

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明 細 書

発明の名称 AD変換器およびイメージセンサ

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004   0005  

課題を解決するための手段

0006   0007   0008   0009  

発明の効果

0010  

図面の簡単な説明

0011  

発明を実施するための形態

0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106  

産業上の利用可能性

0107  

符号の説明

0108  

請求の範囲

1   2   3   4  

図面

1   2   3   4   5   6   7   8  

明 細 書

発明の名称 : AD変換器およびイメージセンサ

技術分野

[0001]
 本発明は、AD変換器およびイメージセンサに関する。

背景技術

[0002]
 例えば、従来技術の逐次比較AD変換器は、特許文献1に開示されている。この逐次比較AD変換器において、アナログ入力信号がサンプリングされ、かつ容量に保持される。容量に保持されたアナログ入力信号に基づいて1ビットずつAD変換が行われる。

先行技術文献

特許文献

[0003]
特許文献1 : 日本国特開昭61-126823号公報

発明の概要

発明が解決しようとする課題

[0004]
 従来技術の逐次比較AD変換器において、容量に信号をサンプリングするための期間と、AD変換動作のための期間との両方が必要である。即ち、サンプリング期間とAD変換期間とが個別に必要な逐次比較AD変換器は、サンプリングとAD変換とを同時に行えない。このため、高速動作が困難である。
[0005]
 本発明は、AD変換を高速に行うことができるAD変換器およびイメージセンサを提供することを目的とする。

課題を解決するための手段

[0006]
 本発明の第1の態様によれば、AD変換器は、第1のDAC回路と、第2のDAC回路と、比較回路と、制御回路とを有する。前記第1のDAC回路は、容量値が重み付けされた複数の第1のキャパシタを有する。前記第2のDAC回路は、容量値が重み付けされた複数の第2のキャパシタを有する。前記比較回路は、前記第1のDAC回路の第1の出力ノードおよび前記第2のDAC回路の第2の出力ノードに接続され、かつ前記第1の出力ノードおよび前記第2の出力ノードの電位を比較する。前記制御回路は、前記比較回路の比較結果に応じて、前記第1のDAC回路および前記第2のDAC回路を制御する。前記第1のDAC回路は、前記第2のDAC回路による第2の動作と並行して第1の動作を行い、かつ前記第1のDAC回路は、前記第2のDAC回路による前記第1の動作と並行して前記第2の動作を行う。前記第1の動作において、前記第1のDAC回路または前記第2のDAC回路の入力信号に応じた電荷が前記複数の第1のキャパシタまたは前記複数の第2のキャパシタの各々にサンプリングされる。前記第2の動作において、前記第1の動作により前記複数の第1のキャパシタまたは前記複数の第2のキャパシタの各々にサンプリングされた電荷に基づいて順次AD変換が行われる。前記第1のDAC回路および前記第2のDAC回路は、前記第1の動作および前記第2の動作を交互に行う。
[0007]
 本発明の第2の態様によれば、第1の態様の前記第1の動作において、前記入力信号が前記第1のDAC回路の第1の入力ノードまたは前記第2のDAC回路の第2の入力ノードに印加されてもよい。前記第1の動作において、第1の基準信号が前記第1の出力ノードまたは前記第2の出力ノードに印加されてもよい。前記第1の動作において、第1の電荷が前記複数の第1のキャパシタに保持され、または第2の電荷が前記複数の第2のキャパシタに保持されてもよい。前記第1の電荷および前記第2の電荷は、前記入力信号の電位と前記第1の基準信号の電位との電位差に基づいて保存されてもよい。前記第1の動作において、前記第1の出力ノードまたは前記第2の出力ノードに印加された前記第1の基準信号の電位が第1の電位として前記比較回路に入力されてもよい。前記第2の動作において、第2の基準信号が前記第1の入力ノードまたは前記第2の入力ノードに印加され、かつ前記第1の電荷または前記第2の電荷が保存された状態で、前記複数の第1のキャパシタまたは前記複数の第2のキャパシタの入力ノードに入力される信号が、前記制御回路により、前記第2の基準信号またはグランドレベルに切り替えられることにより、第2の電位または第3の電位がそれぞれ生成されてもよい。前記第2の動作において、前記第2の電位または前記第3の電位が前記比較回路に入力されてもよい。前記比較回路は、前記第1の電位と前記第2の電位または前記第3の電位とを比較してもよい。前記制御回路は、前記比較結果に基づいて、前記第1のDAC回路および前記第2のDAC回路のうち、前記第2の動作が行われているDAC回路を制御してもよい。
[0008]
 本発明の第3の態様によれば、イメージセンサは、第1の態様または第2の態様の前記AD変換器と、複数の画素と、複数の列回路とを有する。前記複数の画素は、行列状に配置されている。前記複数の列回路は、前記複数の画素の列毎に配置されている。前記複数の画素の奇数列に配置された前記列回路から出力された信号は、前記第1のDAC回路および前記第2のDAC回路のいずれか1つに入力される。前記複数の画素の偶数列に配置された前記列回路から出力された信号は、前記第1のDAC回路および前記第2のDAC回路のうち前記偶数列に配置された前記列回路から出力された前記信号が入力されるDAC回路と異なるDAC回路に入力される。
[0009]
 本発明の第4の態様によれば、イメージセンサは、第1の態様または第2の態様の前記AD変換器と、複数の画素とを有する。前記複数の画素は、複数の第1の画素と複数の第2の画素とを含む。前記第1の画素は、第1の色のカラーフィルタを有する。前記第2の画素は、前記第1の色と異なる第2の色のカラーフィルタを有する。前記複数の第1の画素および前記複数の第2の画素は周期的に配置されている。前記第1の画素から出力された信号は、前記第1のDAC回路および前記第2のDAC回路のいずれか1つに入力される。前記第2の画素から出力された信号は、前記第1のDAC回路および前記第2のDAC回路のうち前記第1の画素から出力された前記信号が入力されるDAC回路と異なるDAC回路に入力される。

発明の効果

[0010]
 上記の各態様によれば、AD変換器およびイメージセンサは、AD変換を高速に行うことができる。

図面の簡単な説明

[0011]
[図1] 本発明の第1の実施形態のイメージセンサの全体構成を示すブロック図である。
[図2] 本発明の第1の実施形態のイメージセンサの動作を示すタイミングチャートである。
[図3] 本発明の第1の実施形態のイメージセンサの動作を示すタイミングチャートである。
[図4] 本発明の第1の実施形態のAD変換器の構成を示す回路図である。
[図5] 本発明の第1の実施形態のAD変換器の動作を示すタイミングチャートである。
[図6] 本発明の第1の実施形態の変形例のイメージセンサの全体構成を示すブロック図である。
[図7] 本発明の第2の実施形態のイメージセンサの全体構成を示すブロック図である。
[図8] 本発明の第2の実施形態の変形例のイメージセンサの全体構成を示すブロック図である。

発明を実施するための形態

[0012]
 図面を参照し、本発明の実施形態を説明する。
[0013]
 (第1の実施形態)
 図1を用いて、本発明の第1の実施形態のイメージセンサIMGの全体構成について説明する。図1は、イメージセンサIMGの全体構成を示している。図1に示すように、イメージセンサIMGは、撮像部PIXと、タイミングジェネレータTGと、列処理部COLSと、AD変換器ADCとを有する。
[0014]
 撮像部PIXは、行列状に配置された複数の画素Pを有する。図1において、複数の画素Pの一部は省略されている。各画素Pが区別される場合、画素Pは行番号mおよび列番号nと一緒に記載される。mは1以上、nは2以上の任意の整数である。i行j列に配置された画素Pは、画素P[i,j]である。iは1以上かつm以下の整数である。jは1以上かつn以下の整数である。撮像部PIXは、m×n個の画素P[1,1]~P[m,n]を有する。n本の垂直信号線VL<1>~VL<n>が列方向に配置されている。画素P[1,1]~P[m,n]は、列単位で垂直信号線VL<1>~VL<n>に接続されている。つまり、j列目の画素P[1,j]~P[m,j]は、垂直信号線VL<j>に接続されている。画素Pは、各画素Pがリセットされたときのリセット信号と、各画素Pに入射した光に応じた映像信号とを列処理部COLSに出力する。画素Pは、フォトダイオードを有し、かつ画素Pに入射した光に応じた信号をフォトダイオードに蓄積する。画素Pは、フォトダイオードに蓄積された信号に基づく映像信号を列処理部COLSに出力する。
[0015]
 列処理部COLSは、複数の画素Pの列毎に配置された複数の列回路COLを有する。図1において、複数の列回路COLの一部は省略されている。各列回路COLが区別される場合、列回路COLは列番号nと一緒に記載される。j列に配置された列回路COLは、列回路COL<j>である。列処理部COLSは、n個の列回路COL<1>~COL<n>を有する。列回路COL<1>~COL<n>は、垂直信号線VL<1>~VL<n>毎に配置されている。j列目の列回路COL<j>は、垂直信号線VL<j>に接続されている。j列目の画素P[1,j]~P[m,j]から出力されたリセット信号と映像信号とがj列目の列回路COL<j>に入力される。列回路COL<1>~COL<n>は、水平信号線HLを介してAD変換器ADCに接続されている。列回路COL<1>~COL<n>は、画素P[1,1]~P[m,n]から出力された映像信号に含まれるリセットノイズ等をキャンセルする。これによって、列回路COL<1>~COL<n>は、映像信号VSIGを生成し、かつ映像信号VSIGをAD変換器ADCに出力する。
[0016]
 AD変換器ADCは、水平信号線HLに接続されている。AD変換器ADCは、列回路COL<1>~COL<n>から出力された映像信号VSIG(アナログ信号)をデジタル信号に変換する。AD変換器ADCは、DAC(Digital to Analog Converter)回路CDACPとDAC回路CDACNとを入力段に有する。
[0017]
 タイミングジェネレータTGは、図示しない信号線により、撮像部PIXと、列処理部COLSと、AD変換器ADCとに接続されている。タイミングジェネレータTGは、イメージセンサIMGの制御に必要な信号を各部に供給する。
[0018]
 タイミングジェネレータTGは、行選択信号RSEL<1>を1行目の画素P[1,1]~画素P[1,n]に供給し、かつ行選択信号RSEL<m>をm行目の画素P[m,1]~画素P[m,n]に供給する。タイミングジェネレータTGは、他の行に関しても、同様の信号を画素Pに供給する。行選択信号RSEL<i>が“L(Low)”である場合、行選択信号RSEL<i>が供給される画素P[i,1]~画素P[i,n]は、垂直信号線VL<1>~VL<n>に接続されない。行選択信号RSEL<i>が“H(High)”である場合、行選択信号RSEL<i>が供給される画素P[i,1]~画素P[i,n]は、垂直信号線VL<1>~VL<n>に接続される。
[0019]
 タイミングジェネレータTGは、制御信号CLP_Rおよび制御信号CLP_Sを列回路COL<1>~COL<n>に供給する。制御信号CLP_Rは、列回路COL<1>~COL<n>が画素Pから出力されたリセット信号をサンプリングするための制御信号である。画素Pからリセット信号が出力されるタイミングで、制御信号CLP_Rは“H”に変化する。このとき、列回路COL<1>~COL<n>は、リセット信号のサンプリングを行う。制御信号CLP_Rが“L”に変化したとき、このサンプリング動作は終了する。
[0020]
 制御信号CLP_Sは、列回路COL<1>~COL<n>が画素Pから出力された映像信号をサンプリングするための制御信号である。画素Pから映像信号が出力されるタイミングで、制御信号CLP_Sは“H”に変化する。このとき、列回路COL<1>~COL<n>は、映像信号のサンプリングを行う。制御信号CLP_Sが“L”に変化したとき、このサンプリング動作は終了する。
[0021]
 タイミングジェネレータTGは、列選択信号CSEL<1>~CSEL<n>を列回路COL<1>~COL<n>に供給する。列選択信号CSEL<1>~CSEL<n>が“H”に変化したとき、列回路COL<1>~COL<n>は水平信号線HLに接続される。このとき、列回路COL<1>~COL<n>は、リセット信号と映像信号との差分VPIX<x>に基づく映像信号VSIG<x>をAD変換器ADCに出力する。xは、1以上かつn以下の整数である。映像信号VSIG<x>は、基準信号VREFの電位を基準とする信号である。
[0022]
 映像信号VSIGは、式(1)により示される。映像信号VSIGは、負の極性を有する。
 VSIG=VREF-VPIX<x>  ・・・(1)
[0023]
 例えば、画素Pからの信号が最小レベル(黒レベル)である場合、映像信号VSIGは、式(2)により示される。一方、画素Pからの信号が最大レベル(飽和レベル)である場合、映像信号VSIGは、式(3)により示される。式(3)において、VPIX_SATは、VPIXの飽和(最大)電圧である。
 VSIG=VREF-0  ・・・(2)
 VSIG=VREF-VPIX_SAT  ・・・(3)
[0024]
 上記の例において、映像信号VSIGは負の極性を有する。しかし、映像信号VSIGは正の極性を有してもよい。
[0025]
 図2および図3を用いて、イメージセンサIMGによる信号の読み出し動作について、より詳細に説明する。図2および図3は、イメージセンサIMGの動作に関する信号を示している。図2において、行選択信号RSEL<1>~RSEL<m>が示されている。図3において、垂直信号線VL<1>の電位と、映像信号VSIGと、制御信号CLP_Rと、制御信号CLP_Sと、列選択信号CSEL<1>~CSEL<n>とが示されている。図3において、DAC回路CDACPの状態(DAC1)と、DAC回路CDACNの状態(DAC2)と、AD変換結果(AD_RESULT)のビット列D<1>~D<n>とが示されている。図2および図3において、横軸は時間を示し、かつ縦軸は信号レベルを示している。図2と図3とでは、時間方向の分解能が異なる。図2における時刻t100から時刻t101の期間は、図3における時刻t1から時刻t10の期間に対応する。
[0026]
 時刻t100において、行選択信号RSEL<1>が“H”に変化する。行選択信号RSEL<2>~RSEL<m>は“L”に保たれる。時刻t101において、行選択信号RSEL<1>が“L”に変化し、かつ行選択信号RSEL<2>が“H”に変化する。その後、各行の行選択信号RSEL<3>~RSEL<m>は順番に“H”に変化する。時刻t109において、行選択信号RSEL<m-1>が“L”に変化し、かつ行選択信号RSEL<m>が“H”に変化する。時刻t110において、行選択信号RSEL<m>が“L”に変化する。時刻t200から時刻t300における行選択信号RSEL<1>~RSEL<m>の変化は、時刻t100から時刻t110における行選択信号RSEL<1>~RSEL<m>の変化と同様である。
[0027]
 図3の時刻t1において1行目の画素P[1,1]~P[1,n]からの信号の読み出しが行われる前に、画素P[1,1]~P[1,n]のフォトダイオードは所定の電圧にリセットされ、かつ所定の時間露光される。以下では、1行目の画素P[1,1]~画素P[1,n]からの信号の読み出しを中心に説明する。他の行の画素Pからの信号の読み出しも1行目の画素Pからの信号の読み出しと同様である。時刻t1において、DAC回路CDACPおよびDAC回路CDACNは、休止状態STABである。
[0028]
 時刻t1において、行選択信号RSEL<1>が“H”になることにより、1行目の画素P[1,1]~P[1,n]は夫々、垂直信号線VL<1>~VL<n>に接続される。このタイミングで、画素P[1,1]~P[1,n]はリセット信号VRST<1>~VRST<n>の出力を開始する。各列のリセット信号VRST<1>~VRST<n>のうち1列目のリセット信号VRST<1>のみが代表として図3に示されている。このタイミングで、制御信号CLP_Rは“H”になる。これによって、列回路COL<1>~COL<n>はリセット信号VRST<1>~VRST<n>のサンプリング動作を開始する。
[0029]
 時刻t1から所定の時間が経過し、かつリセット信号VRST<1>~VRST<n>が安定した後、時刻t2において、制御信号CLP_Rは“L”になる。これによって、列回路COL<1>~COL<n>に保持されたリセット信号のレベルが決定される。このタイミングで、画素P[1,1]~P[1,n]は映像信号PIXOUT<1>~PIXOUT<n>の出力を開始する。同時に制御信号CLP_Sは“H”になる。これによって、列回路COL<1>~COL<n>は映像信号PIXOUT<1>~PIXOUT<n>のサンプリング動作を開始する。
[0030]
 時刻t3において、制御信号CLP_Sが“L”になることにより、列回路COL<1>~COL<n>は映像信号PIXOUT<1>~PIXOUT<n>のサンプリング動作を終了する。列回路COL<1>~COL<n>の内部では、画素P[1,1]~P[1,n]から入力された映像信号PIXOUT<1>~PIXOUT<n>に含まれる画素のリセットノイズ等がキャンセルされる。列回路COL<1>~COL<n>は、基準信号VREFの電位を基準とし、振幅がVPIX<1>~VPIX<n>である映像信号VSIGを保持する。
[0031]
 時刻t3において、列選択信号CSEL<1>が“H”になることにより、1列目の列回路COL<1>から、振幅がVPIX<1>である映像信号VSIGが出力される。この信号は、AD変換器ADCのDAC回路CDACPによってサンプリングされる。このとき、DAC回路CDACPは、サンプリング動作SAMPを開始する。
[0032]
 時刻t4において、列選択信号CSEL<1>が“L”になり、かつ同時に列選択信号CSEL<2>が“H”になる。これによって、2列目の列回路COL<2>から、振幅がVPIX<2>である映像信号VSIGが出力される。この信号は、AD変換器ADCのDAC回路CDACNによってサンプリングされる。このとき、DAC回路CDACNは、サンプリング動作SAMPを開始する。時刻t4において、DAC回路CDACPはサンプリング動作SAMPを終了し、かつAD変換動作CONVを開始する。時刻t4から変換時間tdが経過した後の時刻t5において、AD変換器ADCはAD変換結果AD_RESULTを更新し、かつ変換結果としてビット列D<1>を出力する。本発明の実施形態において、ビット列D<1>は、後述するデジタル信号D[6:1]により構成される信号である。
[0033]
 時刻t5の後も同様に、列選択信号CSEL<3>~CSEL<n>が順次“H”になることにより、列回路COL<3>~COL<n>から映像信号VSIGが順次出力され、かつAD変換器ADCに入力される。
[0034]
 列回路COL<n>から出力された映像信号VSIGのサンプリング動作SAMPは時刻t7に開始し、かつ時刻t8に終了する。列回路COL<n>から出力された映像信号VSIGのAD変換動作CONVは時刻t8に開始し、かつ時刻t9に終了する。
[0035]
 上記の動作において、奇数列の列回路COL<1>~COL<n-1>から出力された映像信号VSIGはAD変換器ADCのDAC回路CDACPによってサンプリングされる。偶数列の列回路COL<2>~COL<n>から出力された映像信号VSIGはAD変換器ADCのDAC回路CDACNによってサンプリングされる。一方のDAC回路がサンプリング動作SAMPを行う期間において、他方のDAC回路はAD変換動作CONVを行う。一方の容量DAC回路によるサンプリング動作SAMPと他方の容量DAC回路によるAD変換動作CONVとは、並行的に行われる。いずれの列回路も選択されない期間において、AD変換器ADCのDAC回路は休止状態STABになる。
[0036]
 AD変換器ADCは、列選択信号CSEL<1>~CSEL<n>が“H”から“L”に切り替わる瞬間に、その列選択信号CSEL<i>に対応する列の列回路COL<i>から出力された映像信号VSIGのサンプリングを終了し、かつAD変換を開始する。AD変換が終了する度に、AD変換器ADCは、ビット列D<1>~D<n>を更新し、かつAD変換結果AD_RESULTを順次出力(更新)する。
[0037]
 1行n列目の画素P[1,n]からの読み出しが終了した後の時刻t101(時刻t10に相当)において、行選択信号RSEL<1>は“H”から“L”に切り替わる。同時に行選択信号RSEL<2>は“L”から“H”に切り替わる。その後、2行1列目の画素P[2,1]から2行n列目の画素P[2,n]までの各画素Pから信号が、列回路COL<1>~COL<n>を通して読み出される。その後、同様に3行目からm行目の各画素Pからの信号が読み出され、かつ時刻t300に読み出しは完了する。この読み出しが終了した後、再び各画素Pの露光が行われる。この露光が終了した後、時刻t400において行選択信号RSEL<1>が“L”から“H”に切り替わることにより、1行目の画素P[1,1]~P[1,n]からの読み出しが再び開始される。
[0038]
 上記のように、イメージセンサIMGは、AD変換器ADCと、複数の画素Pと、複数の列回路COLとを少なくとも有する。複数の画素Pは、行列状に配置されている。複数の列回路COLは、複数の画素Pの列毎に配置されている。複数の画素Pの奇数列に配置された列回路COL<1>~COL<n-1>から出力された信号すなわち映像信号VSIGは、DAC回路CDACPおよびDAC回路CDACNのいずれか1つすなわちDAC回路CDACPに入力される。複数の画素Pの偶数列に配置された列回路COL<2>~COL<n>から出力された信号は、DAC回路CDACPおよびDAC回路CDACNのうち偶数列に配置された列回路COL<2>~COL<n>から出力された信号すなわち映像信号VSIGが入力されるDAC回路CDACPと異なるDAC回路CDACNに入力される。
[0039]
 図4を用いて、AD変換器ADCの構成について説明する。図4は、AD変換器ADCの構成を示している。
[0040]
 AD変換器ADCの概略構成について説明する。AD変換器ADCは、少なくとも、DAC回路CDACP(第1のDAC回路)と、DAC回路CDACN(第2のDAC回路)と、比較回路CMPと、制御回路SARLOGICとを有する。DAC回路CDACPは、容量値が重み付けされた複数のDAC容量C2P~C6P(第1のキャパシタ)を有する。DAC回路CDACNは、容量値が重み付けされた複数のDAC容量C2N~C6N(第2のキャパシタ)を有する。比較回路CMPは、DAC回路CDACPのノードVIP(第1の出力ノード)およびDAC回路CDACNのノードVIN(第2の出力ノード)に接続され、かつノードVIPおよびノードVINの電位を比較する。制御回路SARLOGICは、比較回路CMPの比較結果に応じて、DAC回路CDACPおよびDAC回路CDACNを制御する。DAC回路CDACPは、DAC回路CDACNによるAD変換動作(第2の動作)と並行してサンプリング動作(第1の動作)を行い、かつDAC回路CDACPは、DAC回路CDACNによるサンプリング動作と並行してAD変換動作を行う。サンプリング動作において、DAC回路CDACPまたはDAC回路CDACNの入力信号すなわち映像信号VSIGに応じた電荷が複数のDAC容量C2P~C6Pまたは複数のDAC容量C2N~C6Nの各々にサンプリングされる。AD変換動作において、サンプリング動作により複数のDAC容量C2P~C6Pまたは複数のDAC容量C2N~C6Nの各々にサンプリングされた電荷に基づいて順次AD変換が行われる。DAC回路CDACPおよびDAC回路CDACNは、サンプリング動作およびAD変換動作を交互に行う。
[0041]
 サンプリング動作において、映像信号VSIGがDAC回路CDACPのノードVSP(第1の入力ノード)またはDAC回路CDACNのノードVSN(第2の入力ノード)に印加される。サンプリング動作において、同相信号VCM(第1の基準信号)がノードVIPまたはノードVINに印加される。サンプリング動作において、第1の電荷が複数のDAC容量C2P~C6Pに保持され、または第2の電荷が複数のDAC容量C2N~C6Nに保持される。第1の電荷および第2の電荷は、映像信号VSIGの電位と同相信号VCMの電位との電位差に基づき保存される。サンプリング動作において、ノードVIPまたはノードVINに印加された同相信号VCMの電位が第1の電位として比較回路CMPに入力される。AD変換動作において、基準信号VREF(第2の基準信号)がノードVSPまたはノードVSNに印加され、かつ第1の電荷または第2の電荷が保存された状態で、複数のDAC容量C2P~C6Pまたは複数のDAC容量C2N~C6Nの入力ノードに入力される信号が、制御回路SARLOGICにより、基準信号VREFまたはグランドレベルに切り替えられることにより、第2の電位または第3の電位がそれぞれ生成される。AD変換動作において、第2の電位または第3の電位が比較回路CMPに入力される。比較回路CMPは、第1の電位と第2の電位または第3の電位とを比較する。制御回路SARLOGICは、比較結果に基づいて、DAC回路CDACPおよびDAC回路CDACNのうち、AD変換動作が行われているDAC回路を制御することにより、第2の電位または第3の電位を変化させる。
[0042]
 AD変換器ADCの詳細な構成について説明する。図4に示すように、AD変換器ADCは、DAC回路CDACPと、DAC回路CDACNと、比較回路CMPと、制御回路SARLOGICと、選択スイッチSEL1と、選択スイッチSEL2とを有する。
[0043]
 DAC回路CDACPは、DAC容量C1P~C6Pと、スイッチSW1P~SW6Pと、クランプスイッチSWCLPと、サンプルスイッチSW_SMPLPと、基準信号入力スイッチSW_REFPとを有する。
[0044]
 サンプルスイッチSW_SMPLPは、第1の端子と第2の端子とを有する。サンプルスイッチSW_SMPLPの第1の端子は、信号源SIG_ODDに接続されている。サンプルスイッチSW_SMPLPの第2の端子は、ノードVSPに接続されている。サンプルスイッチSW_SMPLPの状態は、オンとオフとの間で切り替わる。サンプルスイッチSW_SMPLPがオンであるとき、サンプルスイッチSW_SMPLPの第1の端子と第2の端子とが電気的に接続される。このとき、信号源SIG_ODDからの信号がノードVSPに入力される。サンプルスイッチSW_SMPLPがオフであるとき、サンプルスイッチSW_SMPLPの第1の端子と第2の端子とが高インピーダンス状態になる。サンプルスイッチSW_SMPLPの状態は、制御信号SMPLPによって制御される。制御信号SMPLPが“H”である場合、サンプルスイッチSW_SMPLPはオンである。制御信号SMPLPが“L”である場合、サンプルスイッチSW_SMPLPはオフである。サンプルスイッチSW_SMPLPは、信号源SIG_ODDからの信号をサンプリングする。
[0045]
 スイッチSW1P~SW6Pは、第1の端子S1と、第2の端子S2と、第3の端子Dとを有する。スイッチSW1P~SW6Pの第1の端子S1は、ノードVSPに接続されている。スイッチSW1P~SW6Pの第2の端子S2は、グランドGNDに接続されている。スイッチSW1P~SW6Pの第3の端子Dは、DAC容量C1P~C6Pに接続されている。スイッチSW1P~SW6Pの状態は、第1の状態と第2の状態との間で切り替わる。スイッチSW1P~SW6Pが第1の状態であるとき、スイッチSW1P~SW6Pの第1の端子S1とスイッチSW1P~SW6Pの第3の端子Dとが電気的に接続される。このとき、信号源SIG_ODDからの映像信号VSIGがDAC容量C1P~C6Pに入力される。スイッチSW1P~SW6Pが第2の状態であるとき、スイッチSW1P~SW6Pの第2の端子S2とスイッチSW1P~SW6Pの第3の端子Dとが電気的に接続される。このとき、DAC容量C1P~C6Pに蓄積されている電荷が保存される。スイッチSW2P~SW6Pの状態は、AD変換結果のビットDP[2]~DP[6]によって制御される。ビットDP[2]~DP[6]が“H”である場合、スイッチSW2P~SW6Pは第1の状態である。ビットDP[2]~DP[6]が“L”である場合、スイッチSW2P~SW6Pは第2の状態である。スイッチSW1Pには、常に“H”である制御信号が入力される。このため、スイッチSW1Pは、第1の状態に保たれる。DAC容量C1P~C6Pにおいて電荷が保存された状態でスイッチSW2P~SW6Pの接続状態が変化することにより、ノードVIPの電位(第2の電位)が変化する。
[0046]
 DAC容量C1P~C6Pは、第1の端子と第2の端子とを有する。DAC容量C1P~C6Pの第1の端子は、スイッチSW1P~SW6Pの第3の端子Dに接続されている。DAC容量C1P~C6Pの第2の端子は、ノードVIPに接続されている。DAC容量C1P~C6Pは、サンプルスイッチSW_SMPLPによってサンプリングされた信号を保持する。
[0047]
 クランプスイッチSWCLPは、第1の端子と第2の端子とを有する。クランプスイッチSWCLPの第1の端子は、図示していない同相信号生成回路に接続されている。クランプスイッチSWCLPの第2の端子は、ノードVIPに接続されている。クランプスイッチSWCLPの状態は、オンとオフとの間で切り替わる。クランプスイッチSWCLPがオンであるとき、クランプスイッチSWCLPの第1の端子と第2の端子とが電気的に接続される。このとき、同相信号生成回路からの同相信号VCMがノードVIPに入力される。クランプスイッチSWCLPがオフであるとき、クランプスイッチSWCLPの第1の端子と第2の端子とが高インピーダンス状態になる。クランプスイッチSWCLPの状態は、制御信号CLPによって制御される。制御信号CLPが“H”である場合、クランプスイッチSWCLPはオンである。制御信号CLPが“L”である場合、クランプスイッチSWCLPはオフである。クランプスイッチSWCLPは、同相信号VCMをノードVIPに入力する。
[0048]
 基準信号入力スイッチSW_REFPは、第1の端子と第2の端子とを有する。基準信号入力スイッチSW_REFPの第1の端子は、図示していない基準信号生成回路に接続されている。基準信号入力スイッチSW_REFPの第2の端子は、ノードVSPに接続されている。基準信号入力スイッチSW_REFPの状態は、オンとオフとの間で切り替わる。基準信号入力スイッチSW_REFPがオンであるとき、基準信号入力スイッチSW_REFPの第1の端子と第2の端子とが電気的に接続される。このとき、基準信号生成回路からの基準信号VREFがノードVSPに入力される。基準信号入力スイッチSW_REFPがオフであるとき、基準信号入力スイッチSW_REFPの第1の端子と第2の端子とが高インピーダンス状態になる。基準信号入力スイッチSW_REFPの状態は、制御信号REFP_ENによって制御される。制御信号REFP_ENが“H”である場合、基準信号入力スイッチSW_REFPはオンである。制御信号REFP_ENが“L”である場合、基準信号入力スイッチSW_REFPはオフである。基準信号入力スイッチSW_REFPは、基準信号VREFをノードVSPに入力する。
[0049]
 DAC回路CDACNは、DAC容量C1N~C6Nと、スイッチSW1N~SW6Nと、クランプスイッチSWCLNと、サンプルスイッチSW_SMPLNと、基準信号入力スイッチSW_REFNとを有する。
[0050]
 サンプルスイッチSW_SMPLNは、第1の端子と第2の端子とを有する。サンプルスイッチSW_SMPLNの第1の端子は、信号源SIG_EVENに接続されている。サンプルスイッチSW_SMPLNの第2の端子は、ノードVSNに接続されている。サンプルスイッチSW_SMPLNの状態は、オンとオフとの間で切り替わる。サンプルスイッチSW_SMPLNがオンであるとき、サンプルスイッチSW_SMPLNの第1の端子と第2の端子とが電気的に接続される。このとき、信号源SIG_EVENからの信号がノードVSNに入力される。サンプルスイッチSW_SMPLNがオフであるとき、サンプルスイッチSW_SMPLNの第1の端子と第2の端子とが高インピーダンス状態になる。サンプルスイッチSW_SMPLNの状態は、制御信号SMPLNによって制御される。制御信号SMPLNが“H”である場合、サンプルスイッチSW_SMPLNはオンである。制御信号SMPLNが“L”である場合、サンプルスイッチSW_SMPLNはオフである。サンプルスイッチSW_SMPLNは、信号源SIG_EVENからの信号をサンプリングする。
[0051]
 スイッチSW1N~SW6Nは、第1の端子S1と、第2の端子S2と、第3の端子Dとを有する。スイッチSW1N~SW6Nの第1の端子S1は、ノードVSNに接続されている。スイッチSW1N~SW6Nの第2の端子S2は、グランドGNDに接続されている。スイッチSW1N~SW6Nの第3の端子Dは、DAC容量C1N~C6Nに接続されている。スイッチSW1N~SW6Nの状態は、第1の状態と第2の状態との間で切り替わる。スイッチSW1N~SW6Nが第1の状態であるとき、スイッチSW1N~SW6Nの第1の端子S1とスイッチSW1N~SW6Nの第3の端子Dとが電気的に接続される。このとき、信号源SIG_EVENからの信号がDAC容量C1N~C6Nに入力される。スイッチSW1N~SW6Nが第2の状態であるとき、スイッチSW1N~SW6Nの第2の端子S2とスイッチSW1N~SW6Nの第3の端子Dとが電気的に接続される。このとき、DAC容量C1N~C6Nに蓄積されている電荷が保存される。スイッチSW2N~SW6Nの状態は、AD変換結果のビットDN[2]~DN[6]によって制御される。ビットDN[2]~DN[6]が“H”である場合、スイッチSW2N~SW6Nは第1の状態である。ビットDN[2]~DN[6]が“L”である場合、SW2N~SW6Nは第2の状態である。スイッチSW1Nには、常に“H”である制御信号が入力される。このため、スイッチSW1Nは、常に第1の状態に保たれる。DAC容量C1N~C6Nにおいて電荷が保存された状態でスイッチSW2N~SW6Nの接続状態が変化することにより、ノードVINの電位(第3の電位)が変化する。
[0052]
 DAC容量C1N~C6Nは、第1の端子と第2の端子とを有する。DAC容量C1N~C6Nの第1の端子は、スイッチSW1N~SW6Nの第3の端子Dに接続されている。DAC容量C1N~C6Nの第2の端子は、ノードVINに接続されている。DAC容量C1N~C6Nは、サンプルスイッチSW_SMPLNによってサンプリングされた信号を保持する。
[0053]
 クランプスイッチSWCLNは、第1の端子と第2の端子とを有する。クランプスイッチSWCLNの第1の端子は、図示していない同相信号生成回路に接続されている。クランプスイッチSWCLNの第2の端子は、ノードVINに接続されている。クランプスイッチSWCLNの状態は、オンとオフとの間で切り替わる。クランプスイッチSWCLNがオンであるとき、クランプスイッチSWCLNの第1の端子と第2の端子とが電気的に接続される。このとき、同相信号生成回路からの同相信号VCMがノードVINに入力される。クランプスイッチSWCLNがオフであるとき、クランプスイッチSWCLNの第1の端子と第2の端子とが高インピーダンス状態になる。クランプスイッチSWCLNの状態は、制御信号CLNによって制御される。制御信号CLNが“H”である場合、クランプスイッチSWCLNはオンである。制御信号CLNが“L”である場合、クランプスイッチSWCLNはオフである。クランプスイッチSWCLNは、同相信号VCMをノードVINに入力する。
[0054]
 基準信号入力スイッチSW_REFNは、第1の端子と第2の端子とを有する。基準信号入力スイッチSW_REFNの第1の端子は、図示していない基準信号生成回路に接続されている。基準信号入力スイッチSW_REFNの第2の端子は、ノードVSNに接続されている。基準信号入力スイッチSW_REFNの状態は、オンとオフとの間で切り替わる。基準信号入力スイッチSW_REFNがオンであるとき、基準信号入力スイッチSW_REFNの第1の端子と第2の端子とが電気的に接続される。このとき、基準信号生成回路からの基準信号VREFがノードVSNに入力される。基準信号入力スイッチSW_REFNがオフであるとき、基準信号入力スイッチSW_REFNの第1の端子と第2の端子とが高インピーダンス状態になる。基準信号入力スイッチSW_REFNの状態は、制御信号REFN_ENによって制御される。制御信号REFN_ENが“H”である場合、基準信号入力スイッチSW_REFNはオンである。制御信号REFN_ENが“L”である場合、基準信号入力スイッチSW_REFNはオフである。基準信号入力スイッチSW_REFNは、基準信号VREFをノードVSNに入力する。
[0055]
 DAC容量C2P~C6PおよびDAC容量C2N~C6Nの容量値は重み付けされている。説明の便宜のため、各DAC容量の容量値は各DAC容量の符号で表される。各DAC容量の容量値は、式(4)により示される。
 C6P=C6N=C/2 、C5P=C5N=C/2 、・・・C2P=C2N=C/2   ・・・(4)
[0056]
 DAC容量C1PおよびDAC容量C1Nは、ダミー容量としての性質を有する容量である。DAC容量C1PおよびDAC容量C1Nの容量値は、式(5)により示される。
 C1P=C1N=C/2   ・・・(5)
[0057]
 DAC容量C1PおよびDAC容量C1Nは、DAC回路CDACPおよびDAC回路CDACNの容量の合計値をCにするために必要である。Cは、式(6)により示される。
 C=C/2 +C/2 ・・+C/2 +C/2   ・・・(6)
[0058]
 ダミー容量としての性質を有するDAC容量C1PおよびDAC容量C1NはAD変換器ADCの構成に必須の要件ではない。しかし、DAC容量C1PおよびDAC容量C1Nは、後述する説明を簡潔にするため、および実際の設計において高精度なAD変換器を実現するためには必要な要素である。このため、本発明の各実施形態において、DAC容量C1PおよびDAC容量C1Nを敢えて記載している。
[0059]
 DAC回路CDACPは、信号源SIG_ODDに接続されている。DAC回路CDACNは、信号源SIG_EVENに接続されている。信号源SIG_ODDによって生成された映像信号VSIGは、ノードVSPに供給される。信号源SIG_ODDは、図1に示す撮像部PIXと奇数列の列回路COL<1>~COL<n-1>とに対応する。信号源SIG_EVENによって生成された映像信号VSIGは、ノードVSNに供給される。信号源SIG_EVENは、図1に示す撮像部PIXと偶数列の列回路COL<2>~COL<n>とに対応する。図示していない基準信号生成回路によって生成された基準信号VREFはノードVSPおよびノードVSNに供給される。
[0060]
 ノードVSPは、サンプルスイッチSW_SMPLPの第2の端子と、基準信号入力スイッチSW_REFPの第2の端子と、スイッチSW1P~SW5Pの第1の端子S1とに接続されている。ノードVSPは、これらに電気的に接続された信号線上の任意の位置である。ノードVSNは、サンプルスイッチSW_SMPLNの第2の端子と、基準信号入力スイッチSW_REFNの第2の端子と、スイッチSW1N~SW5Nの第1の端子S1とに接続されている。ノードVSNは、これらに電気的に接続された信号線上の任意の位置である。
[0061]
 ノードVIPは、DAC容量C1P~C6Pの第2の端子と、クランプスイッチSWCLPの第2の端子と、比較回路CMPの第1の入力端子とに接続されている。ノードVIPは、これらに電気的に接続された信号線上の任意の位置である。ノードVINは、DAC容量C1N~C6Nの第2の端子と、クランプスイッチSWCLNの第2の端子と、比較回路CMPの第2の入力端子とに接続されている。ノードVINは、これらに電気的に接続された信号線上の任意の位置である。
[0062]
 比較回路CMPは、第1の入力端子(非反転入力端子)と、第2の入力端子(反転入力端子)と、第1の出力端子(反転出力端子)と、第2の出力端子(非反転出力端子)とを有する。比較回路CMPの第1の入力端子は、ノードVIPに接続されている。DAC回路CDACPがサンプリング動作を行っているとき、同相信号VCMに基づく電位(第1の電位)が比較回路CMPの第1の入力端子に入力される。DAC回路CDACPがAD変換動作を行っているとき、映像信号VSIGと基準信号VREFと同相信号VCMとに基づく電位(第2の電位)が比較回路CMPの第1の入力端子に入力される。比較回路CMPの第2の入力端子は、ノードVINに接続されている。DAC回路CDACNがサンプリング動作を行っているとき、同相信号VCMに基づく電位(第1の電位)が比較回路CMPの第2の入力端子に入力される。DAC回路CDACNがAD変換動作を行っているとき、映像信号VSIGと基準信号VREFと同相信号VCMとに基づく電位(第3の電位)が比較回路CMPの第2の入力端子に入力される。比較回路CMPの第1の出力端子および第2の出力端子は、選択スイッチSEL1に接続されている。比較回路CMPは、ノードVIPの電位とノードVINの電位とを比較する。比較回路CMPは、比較結果に基づく信号VONを第1の出力端子から出力し、かつ比較結果に基づく信号VOPを第2の出力端子から出力する。
[0063]
 第1の期間において、DAC回路CDACPはサンプリング動作を行い、かつDAC回路CDACNはAD変換動作を行う。このとき、ノードVIPの電位は同相信号VCMであり、かつノードVINの電位は、DAC容量C1N~C6Nに保持された第2の電荷に基づく電位である。例えば、第2の電荷に基づく電位が同相信号VCMの電位よりも大きい場合、信号VOPは信号VONよりも小さい(VOP<VON)。第2の電荷に基づく電位が同相信号VCMの電位よりも小さい場合、信号VOPは信号VONよりも大きい(VOP>VON)。
[0064]
 第1の期間と異なる第2の期間において、DAC回路CDACPはAD変換動作を行い、かつDAC回路CDACNはサンプリング動作を行う。このとき、ノードVIPの電位は、DAC容量C1P~C6Pに保持された第1の電荷に基づく電位であり、かつノードVINの電位は、同相信号VCMである。例えば、第1の電荷に基づく電位が同相信号VCMよりも大きい場合、信号VOPは信号VONよりも大きい(VOP>VON)。第1の電荷に基づく電位が同相信号VCMの電位よりも小さい場合、信号VOPは信号VONよりも小さい(VOP<VON)。
[0065]
 選択スイッチSEL1は、第1の入力端子S1と、第2の入力端子S2と、第1の出力端子D1と、第2の出力端子D2とを有する。選択スイッチSEL1の第1の入力端子S1は、比較回路CMPの第1の出力端子に接続されている。信号VONが選択スイッチSEL1の第1の入力端子S1に入力される。選択スイッチSEL1の第2の入力端子S2は、比較回路CMPの第2の出力端子に接続されている。信号VOPが選択スイッチSEL1の第2の入力端子S2に入力される。選択スイッチSEL1の第1の出力端子D1および第2の出力端子D2は、制御回路SARLOGICに接続されている。
[0066]
 上記のように、第1の期間において、第2の電荷に基づく電位が同相信号VCMの電位よりも大きい場合、信号VOPは信号VONよりも小さい(VOP<VON)。第2の期間において、第1の電荷に基づく電位が同相信号VCMの電位よりも大きい場合、信号VOPは信号VONよりも大きい(VOP>VON)。つまり、第1の期間における比較結果と、第2の期間における比較結果とが同一であるにも関わらず、信号VOPと信号VONとの大きさの関係が異なる。第1の期間および第2の期間において比較結果が一定である場合に制御回路SARLOGICに入力される2つの信号の大きさの関係を一定にするために選択スイッチSEL1が配置されている。
[0067]
 選択スイッチSEL1の入力端子と出力端子との接続は、切り替えることができる。選択スイッチSEL1は、第1の状態と第2の状態との間で切り替わる。上記の第1の期間において、選択スイッチSEL1は第1の状態である。選択スイッチSEL1が第1の状態であるとき、選択スイッチSEL1の第1の入力端子S1と選択スイッチSEL1の第1の出力端子D1とが電気的に接続され、かつ選択スイッチSEL1の第2の入力端子S2と選択スイッチSEL1の第2の出力端子D2とが電気的に接続される。このとき、信号VONが選択スイッチSEL1の第1の出力端子D1から出力され、かつ信号VOPが選択スイッチSEL1の第2の出力端子D2から出力される。上記の第2の期間において、選択スイッチSEL1は第2の状態である。選択スイッチSEL1が第2の状態であるとき、選択スイッチSEL1の第1の入力端子S1と選択スイッチSEL1の第2の出力端子D2とが電気的に接続され、かつ選択スイッチSEL1の第2の入力端子S2と選択スイッチSEL1の第1の出力端子D1とが電気的に接続される。このとき、信号VONが選択スイッチSEL1の第2の出力端子D2から出力され、かつ信号VOPが選択スイッチSEL1の第1の出力端子D1から出力される。
[0068]
 制御回路SARLOGICは、第1の入力端子と、第2の入力端子と、出力端子とを有する。制御回路SARLOGICの第1の入力端子は選択スイッチSEL1の第1の出力端子D1に接続されている。制御回路SARLOGICの第2の入力端子は選択スイッチSEL1の第2の出力端子D2に接続されている。選択スイッチSEL1の第1の出力端子D1からの信号が制御回路SARLOGICの第1の入力端子に入力され、かつ選択スイッチSEL1の第2の出力端子D2からの信号が制御回路SARLOGICの第2の入力端子に入力される。制御回路SARLOGICは、比較回路CMPからの信号VOPおよび信号VONに基づいてAD変換結果のデジタル信号D[6:1]を生成する。制御回路SARLOGICは、デジタル信号D[6:1]を出力端子から出力する。デジタル信号D[6:1]は、AD変換結果としてAD変換器ADCの後段の回路に出力される。AD変換器ADCは、6ビット出力のAD変換器であるが、この例に限らない。AD変換器ADCの出力ビット数は、任意に設定され得る。
[0069]
 選択スイッチSEL2は、第1の入力端子S1と、第2の入力端子S2と、第1の出力端子D1と、第2の出力端子D2とを有する。選択スイッチSEL2の第1の入力端子S1は、電源電圧VDDを出力する電源に接続されている。電源電圧VDDが選択スイッチSEL2の第1の入力端子S1に入力される。選択スイッチSEL2の第2の入力端子S2は、制御回路SARLOGICに接続されている。デジタル信号D[6:1]が選択スイッチSEL2の第2の入力端子S2に入力される。デジタル信号DP[6:2]が選択スイッチSEL2の第1の出力端子D1から出力される。デジタル信号DP[6:2]を構成する各ビットは、スイッチSW2P~スイッチSW6Pに出力される。デジタル信号DN[6:2]が選択スイッチSEL2の第2の出力端子D2から出力される。デジタル信号DN[6:2]を構成する各ビットは、スイッチSW2N~スイッチSW6Nに出力される。
[0070]
 第1の期間において、DAC回路CDACPはサンプリング動作を行い、かつDAC回路CDACNはAD変換動作を行う。第1の期間において、スイッチSW1P~SW6Pの第1の端子S1とスイッチSW1P~SW6Pの第3の端子Dとが接続される。このとき、スイッチSW1P~SW6Pに入力されるビットDP[1]~DP[6]は“H”である。第2の期間において、DAC回路CDACPはAD変換動作を行い、かつDAC回路CDACNはサンプリング動作を行う。第2の期間において、スイッチSW1N~SW6Nの第1の端子S1とスイッチSW1N~SW6Nの第3の端子Dとが接続される。このとき、スイッチSW1N~SW6Nに入力されるビットDN[1]~DN[6]は“H”である。この動作を実現するために選択スイッチSEL2が配置されている。
[0071]
 制御回路SARLOGICが選択スイッチSE1および選択スイッチSEL2の機能を有していてもよい。したがって、選択スイッチSE1および選択スイッチSEL2は、AD変換器ADCにおいて必須の構成ではない。
[0072]
 制御回路SARLOGICは、AD変換動作を行うDAC回路を制御する。上記の第1の期間において制御回路SARLOGICは、デジタル信号D[6:1]を選択スイッチSEL2に出力する。選択スイッチSEL2は、デジタル信号D[6:1]の内の上位5ビットをビットDN[6]~DN[2]として、スイッチSW6N~SW2Nにそれぞれ出力することにより、DAC回路CDACNを制御する。上記の第2の期間において制御回路SARLOGICは、デジタル信号D[6:1]を選択スイッチSEL2に出力する。選択スイッチSEL2は、デジタル信号D[6:1]の内の上位5ビットをビットDP[6]~DP[2]として、スイッチSW6P~SW2Pにそれぞれ出力することにより、DAC回路CDACPを制御する。デジタル信号D[6:1]を構成する最下位ビットであるビットD[1]は、DAC回路CDACPおよびDAC回路CDACNの制御に使用されない。したがって、最下位ビットに対応するスイッチSW1PおよびスイッチSW1Nに入力される制御信号は“H”に固定されたままである。
[0073]
 図5を用いてAD変換器ADCの動作について説明する。図5は、AD変換器ADCの動作に関する信号を示している。図5において、DAC回路CDACPの状態と、DAC回路CDACNの状態とが示されている。図5において、制御信号SMPLPと、制御信号CLPと、制御信号REFN_ENと、制御信号SMPLNと、制御信号CLNと、制御信号REFP_ENとが示されている。図5において、デジタル信号DP[6:1]およびデジタル信号DN[6:1]が16進数で示されている。図5において、ノードVSPと、ノードVSNと、ノードVIPと、ノードVINとの各々の電位が示されている。図5において、横軸は時間を示し、かつ縦軸は信号レベルを示している。
[0074]
 期間T1から期間T7において、DAC回路CDACPは、サンプリング動作SAMPを行うことにより、DAC回路CDACPに入力される信号のサンプリングを行う。期間T1から期間T7において、スイッチSW_SMPLPとクランプスイッチSWCLPとがオンであるため、映像信号VSIG1が信号源SIG_ODDからノードVSPに入力される。
[0075]
 期間T2において、選択スイッチSEL1および選択スイッチSEL2の各々の第1の入力端子S1と第1の出力端子D1とが接続され、かつ第2の入力端子S2と第2の出力端子D2とが接続される。これによって、“H”であるビットDP[2]~DP[6]がスイッチSW2P~SW6Pに入力される。スイッチSW1Pには、常に“H”である制御信号が入力される。期間T2において、スイッチSW1P~SW6Pの第1の端子S1と第3の端子Dとが接続されることにより、映像信号VSIG1がサンプリングされ、かつ第1の電荷が複数のDAC容量C1P~C6Pに保持される。
[0076]
 期間T1から期間T7において、スイッチSW_REFPがオフであるため、ノードVSPに対する基準信号VREFの入力は停止される。期間T1から期間T7において、クランプスイッチSWCLPがオンであるため、同相信号VCMがノードVIPに入力される。期間T1から期間T7において、ノードVIPの電位は同相信号VCMの電位に保たれ、かつノードVSPの電位は映像信号VSIG1の電位に保たれる。期間T2から期間T7において、映像信号VSIG1および同相信号VCMに基づく電荷がDAC容量C1P~C6Pに保持される。
[0077]
 期間T1から期間T7において、DAC回路CDACNは、AD変換動作CONVを行うことにより、DAC回路CDACNにサンプリングされた信号のAD変換を行う。期間T1から期間T7において、スイッチSW_SMPLNとクランプスイッチSWCLNとがオフであるため、ノードVSNに対する、信号源SIG_EVENからの映像信号VSIGと、同相信号VCMとの入力は停止される。期間T1から期間T7において、スイッチSW_REFNがオンであるため、基準信号VREFがノードVSNに入力される。これによって、基準信号VREFがDAC容量C1N~C6Nの第1の端子に入力される。期間T1の前と後との状態に対して電荷保存の法則を適用することにより、期間T1におけるノードVINの電位は式(7)により示される。式(7)において、VSIG2は、期間T1が始まる直前にノードVSNにサンプリングされた電圧である。説明の便宜のため、同相信号VCMの電位はVCMと表され、かつ映像信号VSIG2の電位はVSIG2と表され、かつ基準信号VREFの電位はVREFと表される。
 VIN=VCM-(VSIG2-VREF)  ・・・(7)
[0078]
 期間T2から期間T7は、DAC回路CDACNに保持された電荷に基づいてAD変換器ADCがMSBからLSBの電位比較を行うための期間に対応する。期間T2において、比較回路CMPはノードVIPおよびノードVINの電位を比較する。この比較により、AD変換結果の最上位ビットD6の論理が確定する。この結果、ノードVIPおよびノードVINのうち電位が高いノード側に配置されたスイッチの状態が切り替わる。比較回路CMPは、選択スイッチSEL1を介して比較結果を制御回路SARLOGICに出力する。期間T3において、制御回路SARLOGICは、期間T2における比較結果に応じたビットD6を出力する。ビットD6に対する判定結果がVIN>VIPである場合、ビットD6の論理レベルは“L”である。説明の便宜のため、ノードVIPの電位はVIPと表され、かつノードVINの電位はVINと表される。ビットD6に対する判定結果がVIN<VIPである場合、ビットD6の論理レベルは“H”である。2番目以降のビットDiにおける判定結果がVIN>VIPである場合、ビットDiの論理レベルは“L”に設定される。ビットDiにおける判定結果がVIN<VIPである場合、ビットDiの論理レベルは“L”に設定され、かつ1つ前のビットD(i+1)の論理レベルが“H”に設定される。iは、1から5のいずれかの整数である。
[0079]
 図5に示す例の期間T2において、ノードVINの電位がノードVIPの電位よりも高いため、制御回路SARLOGICは、ビットD6の論理を“L”に設定する。期間T3において、ビットD6の論理レベルは、選択スイッチSEL2を介して、ビットDN[6]として出力される。この結果、16進数で表記されたデジタル信号DN[6:1]は3F(111111)から1F(0111111)に変化する。ビットDN[6]は、スイッチSW6Nに入力される。このため、スイッチSW6Nは、第2の端子S2と第3の端子Dとが接続された状態に切り替わる。これによって、グランドレベルがDAC容量C6Nの第1の端子に入力される。DAC容量C1N~C6Nに蓄積されている電荷の総量が保存された状態でスイッチSW6Nの状態が変化することにより、ノードVINの電位は(1/2)VREFだけ低下する。
[0080]
 ノードVINの電位の変動が安定した後、期間T3において、比較回路CMPは、ビットD5の論理レベルを判定するためにノードVIPおよびノードVINの電位を比較する。期間T3において、ノードVIPの電位がノードVINの電位よりも高いため、制御回路SARLOGICは、ビットD5の論理を“L”に設定し、かつビットD6の論理を“H”に設定する。期間T4において、ビットD6およびビットD5の論理レベルは、選択スイッチSEL2を介して、ビットDN[6]およびビットDN[5]として出力される。この結果、16進数で表記されたデジタル信号DN[6:1]は1F(011111)から2F(101111)に変化する。ビットDN[6]は、スイッチSW6Nに入力される。このため、スイッチSW6Nは、第1の端子S1と第3の端子Dとが接続された状態に切り替わる。ビットDN[5]は、スイッチSW5Nに入力される。このため、スイッチSW5Nは、第2の端子S2と第3の端子Dとが接続された状態に切り替わる。これによって、グランドレベルがDAC容量C5Nの第1の端子に入力される。DAC容量C1N~C6Nに蓄積されている電荷の総量が保存された状態で、スイッチSW6NおよびスイッチSW5Nの状態が変化することにより、ノードVINの電位は(1/2 )VREFだけ増加する。
[0081]
 ノードVINの電位の変動が安定した後、期間T4において、比較回路CMPは、ビットD4の論理レベルを判定するためにノードVIPおよびノードVINの電位を比較する。期間T4において、ノードVINの電位がノードVIPの電位よりも高いため、制御回路SARLOGICは、ビットD4の論理を“L”に設定する。期間T5において、ビットD4の論理レベルは、選択スイッチSEL2を介して、ビットDN[4]として出力される。この結果、16進数で表記されたデジタル信号DN[6:1]は2F(101111)から27(100111)に変化する。ビットDN[4]は、スイッチSW4Nに入力される。このため、スイッチSW4Nは、第2の端子S2と第3の端子Dとが接続された状態に切り替わる。これによって、グランドレベルがDAC容量C4Nの第1の端子に入力される。DAC容量C1N~C6Nに蓄積されている電荷の総量が保存された状態で、スイッチSW4Nの状態が変化することにより、ノードVINの電位は(1/2 )VREFだけ低下する。
[0082]
 ノードVINの電位の変動が安定した後、期間T5において、比較回路CMPは、ビットD3の論理レベルを判定するためにノードVIPおよびノードVINの電位を比較する。期間T5において、ノードVIPの電位がノードVINの電位よりも高いため、制御回路SARLOGICは、ビットD3の論理を“L”に設定し、かつビットD4の論理を“H”に設定する。期間T6において、ビットD4およびビットD3の論理レベルは、選択スイッチSEL2を介して、ビットDN[4]およびビットDN[3]として出力される。この結果、16進数で表記されたデジタル信号DN[6:1]は27(100111)から2B(101011)に変化する。ビットDN[4]は、スイッチSW4Nに入力される。このため、スイッチSW4Nは、第1の端子S1と第3の端子Dとが接続された状態に切り替わる。ビットDN[3]は、スイッチSW3Nに入力される。このため、スイッチSW3Nは、第2の端子S2と第3の端子Dとが接続された状態に切り替わる。これによって、グランドレベルがDAC容量C3Nの第1の端子に入力される。DAC容量C1N~C6Nに蓄積されている電荷の総量が保存された状態で、スイッチSW4NおよびスイッチSW3Nの状態が変化することにより、ノードVINの電位は(1/2 )VREFだけ増加する。
[0083]
 ノードVINの電位の変動が安定した後、期間T6において、比較回路CMPは、ビットD2の論理レベルを判定するためにノードVIPおよびノードVINの電位を比較する。期間T6において、ノードVINの電位がノードVIPの電位よりも高いため、制御回路SARLOGICは、ビットD2の論理を“L”に設定する。期間T7において、ビットD2の論理レベルは、選択スイッチSEL2を介して、ビットDN[2]として出力される。この結果、16進数で表記されたデジタル信号DN[6:1]は2B(101011)から29(101001)に変化する。ビットDN[2]は、スイッチSW2Nに入力される。このため、スイッチSW2Nは、第2の端子S2と第3の端子Dとが接続された状態に切り替わる。これによって、グランドレベルがDAC容量C2Nの第1の端子に入力される。DAC容量C1N~C6Nに蓄積されている電荷の総量が保存された状態で、スイッチSW2Nの状態が変化することにより、ノードVINの電位は(1/2 )VREFだけ低下する。
[0084]
 ノードVINの電位の変動が安定した後、期間T7において、比較回路CMPは、ビットD1の論理レベルを判定するためにノードVIPおよびノードVINの電位を比較する。期間T7において、ノードVIPの電位がノードVINの電位よりも高いため、制御回路SARLOGICは、ビットD1の論理を“L”に設定し、かつビットD2の論理を“H”に設定する。期間T1aにおいて、ビットD2およびビットD1の論理レベルは、選択スイッチSEL2を介して、ビットDN[2]およびビットDN[1]として出力される。この結果、16進数で表記されたデジタル信号DN[6:1]は29(101001)から2A(101010)に変化する。このようにして得られたデジタル信号DN[6:1]は、外部の信号処理システムで利用される。
[0085]
 期間T1aから期間T7aにおいて、DAC回路CDACPは、AD変換動作CONVを行うことにより、DAC回路CDACPにサンプリングされた信号のAD変換を行う。期間T1aから期間T7aにおいて、DAC回路CDACNは、サンプリング動作SAMPを行うことにより、DAC回路CDACNに入力される信号のサンプリングを行う。制御回路SARLOGICの動作の互換性を保つため、期間T1aから期間T7aにおいて、選択スイッチSEL1および選択スイッチSEL2は、第1の入力端子S1と第2の出力端子D2とが接続され、かつ第2の入力端子S2と第1の出力端子D1とが接続された状態になる。デジタル信号DP[6:1]は、外部の信号処理システムで利用される。期間T1aから期間T7aにおいて、上記の動作以外の動作は、期間T1から期間T7における動作と同様である。
[0086]
 本発明の各態様のAD変換器における第1のDAC回路および第2のDAC回路は、DAC容量以外の構成を有していなくてもよい。本発明の各態様のAD変換器に入力され、かつAD変換対象である信号は、映像信号以外の信号であってもよい。本発明の各態様のイメージセンサは、複数の画素、複数の列回路、およびAD変換器以外の構成を有していなくてもよい。
[0087]
 第1の実施形態のAD変換器ADCにおいて、2つのDAC回路のいずれか1つがAD変換動作を行う期間に、他方のDAC回路はサンプリング動作を行う。このように、AD変換器ADCの2つのDAC回路がサンプリング動作とAD変換動作とを同時に行うことができる。このため、AD変換器ADCは、AD変換を高速に行うことができる。AD変換を行うための比較回路CMPおよび制御回路SARLOGICが2つのDAC回路で共有されるため、チップ面積を小型化することができる。
[0088]
 AD変換器ADCがイメージセンサIMGに搭載された場合、AD変換器ADCは、奇数列の列回路COLから出力された信号をAD変換し、同時に偶数列の列回路COLから出力された信号をサンプリングすることができる。あるいは、AD変換器ADCは、偶数列の列回路COLから出力された信号をAD変換し、同時に奇数列の列回路COLから出力された信号をサンプリングすることができる。このため、イメージセンサIMGは、AD変換を高速に行うことができる。
[0089]
 (第1の実施形態の変形例)
 図6を用いて、第1の実施形態の変形例のイメージセンサIMGaの全体構成について説明する。図6は、イメージセンサIMGaの全体構成を示している。図6に示す構成について、図1に示す構成と異なる点を説明する。
[0090]
 イメージセンサIMGaにおいて、DAC回路CDACPは奇数列の列回路COL<1>~COL<n-1>に接続され、かつDAC回路CDACNは偶数列の列回路COL<2>~COL<n>に接続されている。イメージセンサIMGaは、2つの異なる水平信号線HLOおよび水平信号線HLEを有する。水平信号線HLOは、奇数列の列回路COL<1>~COL<n-1>およびDAC回路CDACPに接続されている。水平信号線HLEは、偶数列の列回路COL<2>~COL<n>およびDAC回路CDACNに接続されている。水平信号線HLOおよび水平信号線HLEの各々に接続される列回路COLの数は、図1に示すイメージセンサIMGの水平信号線HLに接続される列回路COLの数の半分である。上記以外の点については、図6に示す構成は、図1に示す構成と同様である。
[0091]
 列回路COLの内部には図示しないアナログスイッチが存在するため、列回路COLの出力端子に寄生容量が発生する。列回路COLは、DAC回路に加えてこの寄生容量を駆動する必要がある。イメージセンサIMGaにおいて、水平信号線HLOおよび水平信号線HLEに接続される寄生容量は、イメージセンサIMGの水平信号線HLに接続される寄生容量よりも低減される。このため、イメージセンサIMGaは、より高速かつ低消費電力で動作することができる。
[0092]
 (第2の実施形態)
 図7を用いて、本発明の第2の実施形態のイメージセンサIMGbの全体構成について説明する。図7は、イメージセンサIMGbの全体構成を示している。図7に示す構成について、図6に示す構成と異なる点を説明する。
[0093]
 イメージセンサIMGbは、イメージセンサIMGaが有する構成と同一の構成を有し、かつ選択スイッチSEL3を有する。選択スイッチSEL3は、第1の入力端子S1と、第2の入力端子S2と、第1の出力端子D1と、第2の出力端子D2とを有する。選択スイッチSEL3の第1の入力端子S1は、水平信号線HLOに接続されている。奇数列の列回路COL<1>~COL<n-1>からの映像信号VSIGが選択スイッチSEL3の第1の入力端子S1に入力される。選択スイッチSEL3の第2の入力端子S2は、水平信号線HLEに接続されている。偶数列の列回路COL<2>~COL<n>からの映像信号VSIGが選択スイッチSEL3の第2の入力端子S2に入力される。選択スイッチSEL3の第1の出力端子D1は、AD変換器ADCのDAC回路CDACPに接続されている。選択スイッチSEL3の第2の出力端子D2は、AD変換器ADCのDAC回路CDACNに接続されている。
[0094]
 イメージセンサIMGaにおける撮像部PIXは、撮像部PIXaに変更される。撮像部PIXaに配置された複数の画素Pの各々は、カラーフィルタを有する。複数の画素Pは、緑カラーフィルタを含む画素P(G)と、青カラーフィルタを含む画素P(B)と、赤カラーフィルタを含む画素P(R)とを含む。緑カラーフィルタは、可視光のうち緑色光のみを透過する。青カラーフィルタは、可視光のうち青色光のみを透過する。赤カラーフィルタは、可視光のうち赤色光のみを透過する。図7において、画素P(G)は“G”と記載され、かつ画素P(B)は“B”と記載され、かつ画素P(R)は“R”と記載されている。各色のカラーフィルタを含む画素Pの数は2以上である。
[0095]
 各色のカラーフィルタを含む画素Pは、周期的に配置されている。複数の画素Pは、ベイヤー配列を構成する。2個の画素P(G)と、1個の画素P(B)と、1個の画素P(R)とは、ベイヤー配列の単位配列を構成する。この単位配列が2次元に周期的に配置されている。奇数行かつ奇数列の画素Pは、画素P(G)である。奇数行かつ偶数列の画素Pは、画素P(R)である。偶数行かつ奇数列の画素Pは、画素P(B)である。偶数行かつ偶数列の画素Pは、画素P(G)である。上記以外の点については、図7に示す構成は、図6に示す構成と同様である。
[0096]
 奇数行の画素Pからの信号の読み出しが行われるとき、選択スイッチSEL3の第1の入力端子S1と選択スイッチSEL3の第1の出力端子D1とが接続され、かつ選択スイッチSEL3の第2の入力端子S2と選択スイッチSEL3の第2の出力端子D2とが接続される。これによって、奇数列の画素P(G)から出力された映像信号VSIGはDAC回路CDACPに入力され、かつ偶数列の画素P(R)から出力された映像信号VSIGはDAC回路CDACNに入力される。
[0097]
 偶数行の画素Pからの信号の読み出しが行われるとき、選択スイッチSEL3の第1の入力端子S1と選択スイッチSEL3の第2の出力端子D2とが接続され、かつ選択スイッチSEL3の第2の入力端子S2と選択スイッチSEL3の第1の出力端子D1とが接続される。これによって、偶数列の画素P(G)から出力された映像信号VSIGはDAC回路CDACPに入力され、かつ奇数列の画素P(B)から出力された映像信号VSIGはDAC回路CDACNに入力される。
[0098]
 イメージセンサIMGbの動作に関して、上記以外の動作は、第1の実施形態のイメージセンサIMGの動作と同一である。
[0099]
 イメージセンサIMGbは、3色の画素Pを有する。イメージセンサIMGbは、2色以上の画素Pを有していればよい。各画素Pが有するカラーフィルタは、補色系フィルタであってもよい。つまり、画素P(G)はマゼンダ色の画素Pによって置き換えられ、かつ画素P(B)は黄色の画素Pで置き換えられ、かつ画素P(R)はシアン色の画素Pで置き換えられてもよい。カラーフィルタの組み合わせは、これ以外であってもよい。特許請求の範囲に記載された事項の範囲内でカラーフィルタの配列は自由に変形できる。
[0100]
 上記のように、イメージセンサIMGbは、AD変換器ADCと、行列状に配置された複数の画素Pとを有する。複数の画素Pは、複数の第1の画素Pと複数の第2の画素Pとを含む。第1の画素Pは、第1の色のカラーフィルタを有する。第2の画素Pは、第1の色と異なる第2の色のカラーフィルタを有する。例えば、第1の色および第2の色は、緑、青、および赤のいずれか2つである。複数の第1の画素Pおよび複数の第2の画素Pは周期的に配置されている。第1の画素Pから出力された信号は、DAC回路CDACPおよびDAC回路CDACNのいずれか1つに入力される。第2の画素Pから出力された信号は、DAC回路CDACPおよびDAC回路CDACNのうち第1の画素Pから出力された信号が入力されるDAC回路と異なるDAC回路に入力される。
[0101]
 上記の制御により、画素P(G)から出力された映像信号VSIGはDAC回路CDACPによってサンプリングされ、かつ画素P(B)または画素P(R)から出力された映像信号VSIGはDAC回路CDACNによってサンプリングされる。この結果、同一の色のカラーフィルタを含む画素Pから出力された映像信号VSIGが、常に同一のアナログ信号処理系で処理される。したがって、DAC回路CDACPおよびDAC回路CDACNの個体バラツキがイメージセンサIMGbの撮像結果に与える影響が最小限に抑えられる。特に、DAC回路CDACPおよびDAC回路CDACNの個体バラツキによる色雑音が低減される。このため、イメージセンサIMGbは、高画質な画像を取得することができる。
[0102]
 (第2の実施形態の変形例)
 図8を用いて、第2の実施形態の変形例のイメージセンサIMGcの全体構成について説明する。図8は、イメージセンサIMGcの全体構成を示している。図8に示す構成について、図1に示す構成と異なる点を説明する。
[0103]
 イメージセンサIMGaにおける撮像部PIXは、撮像部PIXaに変更される。撮像部PIXaは、図7に示すイメージセンサIMGbが有する撮像部PIXaと同一である。上記以外の点については、図8に示す構成は、図1に示す構成と同様である。
[0104]
 イメージセンサIMGcは、選択スイッチSEL3を有していない。しかし、イメージセンサIMGcがDAC回路CDACPのスイッチSW_SMPLPおよびDAC回路CDACNのスイッチSW_SMPLNを適切に制御することにより、図7に示すイメージセンサIMGbの機能と同等の機能が実現される。例えば、奇数行かつ奇数列の画素Pおよび偶数行かつ偶数列の画素Pからの信号の読み出しが行われるとき、DAC回路CDACPのスイッチSW_SMPLPがオンになり、かつDAC回路CDACNのスイッチSW_SMPLNがオフになる。これによって、奇数行の画素P(G)および偶数行の画素P(G)から出力された映像信号VSIGはDAC回路CDACPに入力される。奇数行かつ偶数列の画素Pおよび偶数行かつ奇数列の画素Pからの信号の読み出しが行われるとき、DAC回路CDACPのスイッチSW_SMPLPがオフになり、かつDAC回路CDACNのスイッチSW_SMPLNがオンになる。これによって、奇数行の画素P(R)および偶数行の画素P(B)から出力された映像信号VSIGはDAC回路CDACNに入力される。
[0105]
 イメージセンサIMGcにおいて、画素P(G)から出力された映像信号VSIGはDAC回路CDACPによってサンプリングされ、かつ画素P(B)または画素P(R)から出力された映像信号VSIGはDAC回路CDACNによってサンプリングされる。このため、イメージセンサIMGbと同様にイメージセンサIMGcは、高画質な画像を取得することができる。
[0106]
 以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。

産業上の利用可能性

[0107]
 本発明の各実施形態によれば、AD変換器およびイメージセンサは、AD変換を高速に行うことができる。

符号の説明

[0108]
 IMG,IMGa,IMGb,IMGc イメージセンサ
 PIX,PIXa 撮像部
 P 画素
 TG タイミングジェネレータ
 COLS 列処理部
 COL 列回路
 ADC AD変換器
 CDACP,CDACN DAC回路
 CMP 比較回路
 SEL1,SEL2,SEL3 選択スイッチ
 SARLOGIC 制御回路

請求の範囲

[請求項1]
 容量値が重み付けされた複数の第1のキャパシタを有する第1のDAC回路と、
 容量値が重み付けされた複数の第2のキャパシタを有する第2のDAC回路と、
 前記第1のDAC回路の第1の出力ノードおよび前記第2のDAC回路の第2の出力ノードに接続され、かつ前記第1の出力ノードおよび前記第2の出力ノードの電位を比較する比較回路と、
 前記比較回路の比較結果に応じて、前記第1のDAC回路および前記第2のDAC回路を制御する制御回路と、
 を有し、
 前記第1のDAC回路は、前記第2のDAC回路による第2の動作と並行して第1の動作を行い、かつ前記第1のDAC回路は、前記第2のDAC回路による前記第1の動作と並行して前記第2の動作を行い、前記第1の動作において、前記第1のDAC回路または前記第2のDAC回路の入力信号に応じた電荷が前記複数の第1のキャパシタまたは前記複数の第2のキャパシタの各々にサンプリングされ、前記第2の動作において、前記第1の動作により前記複数の第1のキャパシタまたは前記複数の第2のキャパシタの各々にサンプリングされた電荷に基づいて順次AD変換が行われ、
 前記第1のDAC回路および前記第2のDAC回路は、前記第1の動作および前記第2の動作を交互に行う
 AD変換器。
[請求項2]
 前記第1の動作において、前記入力信号が前記第1のDAC回路の第1の入力ノードまたは前記第2のDAC回路の第2の入力ノードに印加され、
 前記第1の動作において、第1の基準信号が前記第1の出力ノードまたは前記第2の出力ノードに印加され、
 前記第1の動作において、第1の電荷が前記複数の第1のキャパシタに保持され、または第2の電荷が前記複数の第2のキャパシタに保持され、前記第1の電荷および前記第2の電荷は、前記入力信号の電位と前記第1の基準信号の電位との電位差に基づき保存され、
 前記第1の動作において、前記第1の出力ノードまたは前記第2の出力ノードに印加された前記第1の基準信号の電位が第1の電位として前記比較回路に入力され、
 前記第2の動作において、第2の基準信号が前記第1の入力ノードまたは前記第2の入力ノードに印加され、かつ前記第1の電荷または前記第2の電荷が保存された状態で、前記複数の第1のキャパシタまたは前記複数の第2のキャパシタの入力ノードに入力される信号が、前記制御回路により、前記第2の基準信号またはグランドレベルに切り替えられることにより、第2の電位または第3の電位がそれぞれ生成され、
 前記第2の動作において、前記第2の電位または前記第3の電位が前記比較回路に入力され、
 前記比較回路は、前記第1の電位と前記第2の電位または前記第3の電位とを比較し、
 前記制御回路は、前記比較結果に基づいて、前記第1のDAC回路および前記第2のDAC回路のうち、前記第2の動作が行われているDAC回路を制御する
 請求項1に記載のAD変換器。
[請求項3]
 請求項1または請求項2に記載のAD変換器と、
 行列状に配置された複数の画素と、
 前記複数の画素の列毎に配置された複数の列回路と、
 を有し、
 前記複数の画素の奇数列に配置された前記列回路から出力された信号は、前記第1のDAC回路および前記第2のDAC回路のいずれか1つに入力され、
 前記複数の画素の偶数列に配置された前記列回路から出力された信号は、前記第1のDAC回路および前記第2のDAC回路のうち前記偶数列に配置された前記列回路から出力された前記信号が入力されるDAC回路と異なるDAC回路に入力される
 イメージセンサ。
[請求項4]
 請求項1または請求項2に記載のAD変換器と、
 行列状に配置された複数の画素と、
 を有し、
 前記複数の画素は、複数の第1の画素と複数の第2の画素とを含み、前記第1の画素は、第1の色のカラーフィルタを有し、前記第2の画素は、前記第1の色と異なる第2の色のカラーフィルタを有し、
 前記複数の第1の画素および前記複数の第2の画素は周期的に配置され、
 前記第1の画素から出力された信号は、前記第1のDAC回路および前記第2のDAC回路のいずれか1つに入力され、
 前記第2の画素から出力された信号は、前記第1のDAC回路および前記第2のDAC回路のうち前記第1の画素から出力された前記信号が入力されるDAC回路と異なるDAC回路に入力される
 イメージセンサ。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]