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1. WO2017026092 - 半導体ウェーハの製造方法

公開番号 WO/2017/026092
公開日 16.02.2017
国際出願番号 PCT/JP2016/003339
国際出願日 15.07.2016
IPC
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
30
21/20~21/26に分類されない方法または装置を用いる半導体本体の処理
302
表面の物理的性質または形状を変換するため,例.エッチング,ポリシング,切断
304
機械的処理,例.研摩,ポリシング,切断
H01L 21/304 (2006.01)
CPC
H01L 21/02013
H01L 21/02016
H01L 21/02021
H01L 21/02024
H01L 21/304
H01L 21/3212
出願人
  • 信越半導体株式会社 SHIN-ETSU HANDOTAI CO.,LTD. [JP/JP]; 東京都千代田区大手町二丁目2番1号 2-1, Ohtemachi 2-chome, Chiyoda-ku, Tokyo 1000004, JP
発明者
  • 宇佐美 佳宏 USAMI, Yoshihiro; JP
  • 天海 史郎 AMAGAI, Shiro; JP
代理人
  • 好宮 幹夫 YOSHIMIYA, Mikio; JP
優先権情報
2015-15734707.08.2015JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR WAFER MANUFACTURING METHOD
(FR) PROCÉDÉ DE FABRICATION DE TRANCHES DE SEMI-CONDUCTEUR
(JA) 半導体ウェーハの製造方法
要約
(EN)
The present invention is a semiconductor wafer manufacturing method that includes: a slicing step for slicing a plurality of wafers from an ingot; a chamfering step for chamfering outer peripheral portions of the sliced wafers; and a double side polishing step for polishing both the surfaces of each wafer, the outer peripheral portion of which is held by a carrier. The semiconductor wafer manufacturing method is characterized by: including, after the slicing step and before the chamfering step, a warping direction adjustment step for making the warping directions of the wafers in one direction; and performing, after the warping direction adjustment step, the chamfering step and the double side polishing step in the state wherein the warping directions of the wafers are in the one direction. Consequently, the semiconductor wafer manufacturing method, whereby deterioration of wafer planarity after the double side polishing can be suppressed even in the cases where the step for making the warping directions of the wafers in one direction is performed before the double side polishing step, is provided.
(FR)
La présente invention concerne un procédé de fabrication de tranches de semi-conducteur qui comprend les étapes suivantes : le tranchage d'un lingot en une pluralité de tranches ; le biseautage des parties périphériques extérieures des tranches tranchées ; le polissage double face des deux surfaces de chaque tranche, dont la partie périphérique extérieure est tenue par un support. Le procédé de fabrication de tranches de semi-conducteur est caractérisé par les étapes consistant : à inclure, après l'étape de tranchage et avant l'étape de biseautage, une étape d'établissement de directions de gauchissement pour que les directions de gauchissement des tranches aillent dans une direction ; à exécuter, après l'étape d'établissement de directions de gauchissement, l'étape de biseautage et l'étape de polissage double face dans l'état dans lequel les directions de gauchissement des tranches sont dans ladite direction. Par conséquent, le procédé de fabrication de tranches de semi-conducteur, au moyen duquel une détérioration de planéité de tranches après le polissage double face peut être supprimée même dans les cas où l'étape pour établir les directions de gauchissement des tranches dans une direction est effectuée avant l'étape de polissage double face, est fourni.
(JA)
本発明は、インゴットから複数のウェーハをスライスするスライス工程と、スライスされた複数のウェーハの外周部を面取りする面取り工程と、キャリアで外周部を保持したウェーハの両面を研磨する両面研磨工程とを含む半導体ウェーハの製造方法であって、スライス工程の後であって、面取り工程の前に、複数のウェーハの反りの向きを一方向に揃える反り方向調整工程を含み、反り方向調整工程後、複数のウェーハの反りの向きを一方向に揃えた状態で、面取り工程、及び両面研磨工程を実施することを特徴とする半導体ウェーハの製造方法である。これにより、両面研磨工程の前にウェーハの反りの方向を一方向に揃える工程を実施する場合であっても、両面研磨後のウェーハの平坦度の悪化を抑制することができる半導体ウェーハの製造方法が提供される。
国際事務局に記録されている最新の書誌情報