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1. (WO2017014254) メモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法
国際事務局に記録されている最新の書誌情報   

国際公開番号: WO/2017/014254 国際出願番号: PCT/JP2016/071351
国際公開日: 26.01.2017 国際出願日: 21.07.2016
IPC:
H01L 21/336 (2006.01) ,H01L 27/10 (2006.01) ,H01L 27/115 (2017.01) ,H01L 29/788 (2006.01) ,H01L 29/792 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
10
複数の個々の構成部品を反復した形で含むもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
10
複数の個々の構成部品を反復した形で含むもの
105
電界効果構成部品を含むもの
112
リードオンリーメモリ構造
115
電気的にプログラム可能な読み出し専用メモリ
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
788
浮遊ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
792
電荷トラッピングゲート絶縁体,例.MNOSメモリトランジスタ,を有するもの
出願人:
株式会社フローディア FLOADIA CORPORATION [JP/JP]; 東京都小平市小川東町1丁目30番9号 30-9, Ogawahigashicho 1-chome, Kodaira-shi, Tokyo 1870031, JP
発明者:
吉田 省史 YOSHIDA Shoji; JP
大和田 福夫 OWADA Fukuo; JP
岡田 大介 OKADA Daisuke; JP
川嶋 泰彦 KAWASHIMA Yasuhiko; JP
吉田 信司 YOSHIDA Shinji; JP
柳沢 一正 YANAGISAWA Kazumasa; JP
谷口 泰弘 TANIGUCHI Yasuhiro; JP
代理人:
吉田 正義 YOSHIDA Tadanori; JP
優先権情報:
2015-14618923.07.2015JP
発明の名称: (EN) MEMORY CELL, SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) CELLULE DE MÉMOIRE, DISPOSITIF DE CIRCUIT INTÉGRÉ À SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION DE DISPOSITIF DE CIRCUIT INTÉGRÉ À SEMI-CONDUCTEUR
(JA) メモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法
要約:
(EN) A memory cell (1) according to the present invention is provided with: a memory gate structure (2) formed by laminating, in the stated order, a lower memory gate insulation film (10), a charge accumulation layer (EC), an upper memory gate insulation film (11), and a metal memory gate electrode (MG); a first selection gate structure (3) having a metal first selection gate electrode (DG) along a side wall spacer (8a) provided to a side wall of the memory gate structure (2); and a second selection gate structure (4) having a metal second selection gate electrode (SG) along another side wall spacer (8b) provided to a side wall of the memory gate structure (2). It is thereby possible to form the metal memory gate electrode (MG), the metal first selection gate electrode (DG), and the metal second selection gate electrode (SG) from the same metal material as a metal logic gate electrode (LG1), making it possible to form the metal memory gate electrode (MG), the metal first selection gate electrode (DG), and the metal second selection gate electrode (SG) in a series of manufacturing steps for forming the metal logic gate electrode (LG1) comprising a metal material on a semiconductor substrate.
(FR) La présente invention concerne une cellule de mémoire (1) qui est pourvue : d'une structure de grille de mémoire (2) formée par stratification, dans l'ordre indiqué, d'un film d'isolation de grille de mémoire inférieur (10), d'une couche d'accumulation de charges (EC), d'un film d'isolation de grille de mémoire supérieur (11) et d'une électrode de grille de mémoire métallique (MG) ; d'une première structure de grille de sélection (3) ayant une première électrode de grille de sélection métallique (DG) le long d'un élément d'espacement de la paroi latérale (8a) disposé sur une paroi latérale de la structure de grille de mémoire (2) ; d'une seconde structure de grille de sélection (4) ayant une seconde électrode de grille de sélection métallique (SG) le long d'un autre élément d'espacement de la paroi latérale (8b) disposé sur une paroi latérale de la structure de grille de mémoire (2). Il est ainsi possible de former l'électrode de grille de mémoire métallique (MG), la première électrode de grille de sélection métallique (DG) et la seconde électrode de grille de sélection métallique (SG) à partir du même matériau métallique qu'une électrode de grille logique métallique (LG1), ce qui permet de former l'électrode de grille de mémoire métallique (MG), la première électrode de grille de sélection métallique (DG) et la seconde électrode de grille de sélection métallique (SG) dans une série d'étapes de fabrication destinée à former l'électrode de grille logique métallique (LG1) comprenant un matériau métallique sur un substrat semi-conducteur.
(JA) 本発明によるメモリセル(1)では、下部メモリゲート絶縁膜(10)、電荷蓄積層(EC)、上部メモリゲート絶縁膜(11)、およびメタルメモリゲート電極(MG)の順で積層形成されたメモリゲート構造体(2)と、メモリゲート構造体(2)の側壁に設けた一の側壁スペーサ(8a)に沿ってメタル第1選択ゲート電極(DG)を有した第1選択ゲート構造体(3)と、メモリゲート構造体(2)の側壁に設けた他の側壁スペーサ(8b)に沿ってメタル第2選択ゲート電極(SG)を有した第2選択ゲート構造体(4)とを設けたことで、メタルロジックゲート電極(LG1)と同じ金属材料によりメタルメモリゲート電極(MG)、メタル第1選択ゲート電極(DG)、およびメタル第2選択ゲート電極(SG)を形成できることから、金属材料でなるメタルロジックゲート電極(LG1)を半導体基板に形成する一連の製造工程において形成できる。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)