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1. (WO2017010223) ワイドバンドギャップ半導体装置の製造方法、ワイドバンドギャップ半導体ウエハおよびワイドバンドギャップ半導体チップ
国際事務局に記録されている最新の書誌情報   

国際公開番号: WO/2017/010223 国際出願番号: PCT/JP2016/067898
国際公開日: 19.01.2017 国際出願日: 16.06.2016
IPC:
H01L 21/336 (2006.01) ,G03F 7/20 (2006.01) ,H01L 21/301 (2006.01) ,H01L 29/06 (2006.01) ,H01L 29/12 (2006.01) ,H01L 29/78 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
G 物理学
03
写真;映画;光波以外の波を使用する類似技術;電子写真;ホログラフイ
F
フォトメカニカル法による凹凸化又はパターン化された表面の製造,例.印刷用,半導体装置の製造法用;そのための材料;そのための原稿;そのために特に適合した装置
7
フォトメカニカル法,例.フォトリソグラフ法,による凹凸化又はパターン化された表面,例.印刷表面,の製造;そのための材料,例.フォトレジストからなるもの;そのため特に適合した装置
20
露光;そのための装置
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
30
21/20~21/26に分類されない方法または装置を用いる半導体本体の処理
301
半導体本体を別個の部品に細分割するため,例.分離する
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
02
半導体本体
06
半導体本体の形状に特徴のあるもの;半導体領域の形状,相対的な大きさまたは配列に特徴のあるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
02
半導体本体
12
構成材料に特徴のあるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
出願人:
住友電気工業株式会社 SUMITOMO ELECTRIC INDUSTRIES, LTD. [JP/JP]; 大阪府大阪市中央区北浜四丁目5番33号 5-33, Kitahama 4-chome, Chuo-ku, Osaka-shi, Osaka 5410041, JP
発明者:
堀井 拓 HORII, Taku; JP
日吉 透 HIYOSHI, Toru; JP
内田 光亮 UCHIDA, Kosuke; JP
代理人:
特許業務法人深見特許事務所 FUKAMI PATENT OFFICE, P.C.; 大阪府大阪市北区中之島二丁目2番7号 中之島セントラルタワー Nakanoshima Central Tower, 2-7, Nakanoshima 2-chome, Kita-ku, Osaka-shi, Osaka 5300005, JP
優先権情報:
2015-13868510.07.2015JP
発明の名称: (EN) WIDE-BANDGAP SEMICONDUCTOR DEVICE PRODUCTION METHOD, WIDE-BANDGAP SEMICONDUCTOR WAFER, AND WIDE-BANDGAP SEMICONDUCTOR CHIP
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEUR À LARGE BANDE INTERDITE, TRANCHE DE SEMI-CONDUCTEUR À LARGE BANDE INTERDITE ET PUCE DE SEMI-CONDUCTEUR À LARGE BANDE INTERDITE
(JA) ワイドバンドギャップ半導体装置の製造方法、ワイドバンドギャップ半導体ウエハおよびワイドバンドギャップ半導体チップ
要約:
(EN) In the present invention, a dicing region and an alignment mark region are formed on a main surface. A wide-bandgap semiconductor wafer and a photomask are aligned using the alignment mark region. After the step for performing the alignment, a p-type region is formed so as to overlap the alignment mark region. By cutting the wide-bandgap semiconductor wafer along the dicing region, a plurality of chips are formed. The p-type region does not exist on parts of the dicing region which have been left on the plurality of chips.
(FR) Selon la présente invention, une zone de découpage en dés et une zone de repère d'alignement sont formées sur une surface principale. Une tranche de semi-conducteur à large bande interdite et un masque photographique sont alignés à l'aide de la zone de repère d'alignement. Après l'étape consistant à effectuer l'alignement, une zone du type p est formée de manière à chevaucher la zone de repère d'alignement. Par découpage de la tranche de semi-conducteur à large bande interdite le long de la zone de découpage en dés, une pluralité de puces sont formées. La zone du type p n'existe pas sur des parties de la zone de découpage en dés qui ont été laissées sur la pluralité de puces.
(JA) 主面にダイシング領域およびアライメントマーク領域が形成される。アライメントマーク領域を用いてワイドバンドギャップ半導体ウエハとフォトマスクとのアライメントが行われる。アライメントを行う工程後、アライメントマーク領域と重なるようにp型領域が形成される。ダイシング領域に沿ってワイドバンドギャップ半導体ウエハを切断することにより、複数のチップが形成される。複数のチップに残されたダイシング領域の部分には、p型領域が存在しない。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)