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1. (WO2017009956) シミュレータ、半導体回路装置の設計支援システムおよび方法
国際事務局に記録されている最新の書誌情報   

国際公開番号: WO/2017/009956 国際出願番号: PCT/JP2015/070188
国際公開日: 19.01.2017 国際出願日: 14.07.2015
IPC:
G06F 17/50 (2006.01)
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
17
特定の機能に特に適合したデジタル計算またはデータ処理の装置または方法
50
計算機利用設計
出願人:
株式会社日立製作所 HITACHI, LTD. [JP/JP]; 東京都千代田区丸の内一丁目6番6号 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280, JP
発明者:
菅野 雄介 KANNO Yusuke; JP
佐圓 真 SAEN Makoto; JP
鳥羽 忠信 TOBA Tadanobu; JP
代理人:
青稜特許業務法人 SEIRYO I.P.C.; 東京都中央区八丁堀二丁目24番2号 24-2, Hatchobori 2-chome, Chuo-ku, Tokyo 1040032, JP
優先権情報:
発明の名称: (EN) SIMULATOR AND SYSTEM AND METHOD FOR ASSISTING DESIGN OF SEMICONDUCTOR CIRCUIT DEVICE
(FR) SIMULATEUR ET SYSTÈME ET PROCÉDÉ CONÇUS POUR AIDER À LA CONCEPTION D'UN DISPOSITIF À CIRCUIT À SEMI-CONDUCTEUR
(JA) シミュレータ、半導体回路装置の設計支援システムおよび方法
要約:
(EN) The present invention relates to a simulation method for evaluating the effects of soft errors on a CRAM in an FPGA. In order to integrate functions in an FPGA, information about circuit connections (netlist) to be integrated in the FPGA is converted into a bit sequence (bitstream) for a configuration memory (CRAM) in the FPGA. At this time, by utilizing the fact that a netlist obtained by converting RTL code for implementing functions in an FPGA corresponds one to one to a CRAM data sequence (bitstream) that is stored in the FPGA, the inversion of bit information in the CRAM (failure injection) is mapped to the circuitry. The problem is solved by providing a means for testing the effects of the inversion of the individual bits of the CRAM by way of logical simulation based on the above fact. Furthermore, a means for comparing the simulation results with the expected values of anticipated dangerous-failure outputs separately set by a user is also provided.
(FR) La présente invention concerne un procédé de simulation permettant d'évaluer les effets d'erreurs intermittentes sur une mémoire de configuration (CRAM) dans une FPGA. Afin d'intégrer des fonctions dans une FPGA, des informations relatives à des connexions de circuit (liste d'interconnexions) à intégrer dans la FPGA sont converties en séquence de bits (train de bits) pour une CRAM dans la FPGA. À ce moment, on utilise le fait que chacun des éléments d'une liste d'interconnexions obtenue par conversion d'un code RTL servant à mettre en œuvre des fonctions dans une FPGA correspond à chacun des éléments d'une séquence de données de CRAM (train de bits) qui est mémorisée dans la FPGA pour mettre l'inversion d'informations binaires dans la CRAM (injection de pannes) en correspondance avec la circuiterie. Le problème est résolu par l'emploi d'un moyen pour tester les effets de l'inversion des bits individuels de la CRAM par le biais d'une simulation logique basée sur le fait ci-dessus. En outre, un moyen pour comparer les résultats de simulation avec les valeurs attendues de sorties de pannes dangereuses anticipées définies séparément par un utilisateur est également utilisé.
(JA) FPGAのCRAMへのソフトエラーの影響を評価するシミュレーション方法に関する。 FPGA内部に機能を集積するには、FPGAへ集積したい回路結線情報(ネットリスト)を元に、FPGAの構成メモリ(コンフィギュレーションメモリ:CRAM)へのビット列(ビットストリーム)へ変換することで実現される。その際、FPGAで機能を実現するためのRTLから変換されたネットリストと、FPGAへ格納されるCRAMのデータ列(ビットストリーム)とは、1対1対応しているということを利用し、CRAMの内のビット情報の反転(故障注入)を回路へマッピング実施する。この事実を用いて、CRAMの各ビットの反転による影響を論理的なシミュレーションにより確認する手段を設けることで課題が解決される。さらに、シミュレーションの結果を、別途ユーザが設定する想定される危険側故障出力の期待値と比較する手段を設ける。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
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アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)