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1. (WO2017006468) 柱状半導体メモリ装置と、その製造方法

Pub. No.:    WO/2017/006468    International Application No.:    PCT/JP2015/069689
Publication Date: Fri Jan 13 00:59:59 CET 2017 International Filing Date: Thu Jul 09 01:59:59 CEST 2015
IPC: H01L 21/8244
H01L 27/11
Applicants: UNISANTIS ELECTRONICS SINGAPORE PTE. LTD.
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
MASUOKA Fujio
舛岡 富士雄
HARADA Nozomu
原田 望
Inventors: MASUOKA Fujio
舛岡 富士雄
HARADA Nozomu
原田 望
Title: 柱状半導体メモリ装置と、その製造方法
Abstract:
SRAMは、基板上に2つのSi柱(5a、5b)を備えている。Si柱のそれぞれにおいて、第1のN+層(9a)及び第2のN+層(32a、32b)をソース、ドレインとした駆動用NチャネルSGTと、第1のP+層(52a、52b)及び第2のP+層(33a、33b)をソース、ドレインとした負荷用SGTとからなるインバータ回路が形成されており、このインバータ回路上方に設けたSiO2層(2a、2b)の上方に、第3のN+層(64a、64b)及び第4のN+層(53a、53b)をソース、ドレインとした選択用SGTが形成されている。第1のN+層は、グランド配線金属層(VSS)に接続し、第1のP+層は、NiSi層(49a)を介して電源配線金属層(VDD)に接続し、ゲートTiN層(12a、12b)はNiSi層(60)を介してワード配線金属層(WL)に接続し、第3のN+層は反転ビット配線金属層(RBL)、ビット配線金属層(BL)に接続している。