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1. WO2017006468 - 柱状半導体メモリ装置と、その製造方法

公開番号 WO/2017/006468
公開日 12.01.2017
国際出願番号 PCT/JP2015/069689
国際出願日 08.07.2015
予備審査請求日 09.12.2015
IPC
H01L 21/8244 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
822基板がシリコン技術を用いる半導体であるもの
8232電界効果技術
8234MIS技術
8239メモリ構造
8244スタティックランダムアクセスメモリ構造(SRAM)
H01L 27/11 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
10複数の個々の構成部品を反復した形で含むもの
105電界効果構成部品を含むもの
11スタティックランダムアクセスメモリ構造
CPC
H01L 21/28518
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
283Deposition of conductive or insulating materials for electrodes ; conducting electric current
285from a gas or vapour, e.g. condensation
28506of conductive layers
28512on semiconductor bodies comprising elements of Group IV of the Periodic System
28518the conductive layers comprising silicides
H01L 21/28531
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
283Deposition of conductive or insulating materials for electrodes ; conducting electric current
285from a gas or vapour, e.g. condensation
28506of conductive layers
28512on semiconductor bodies comprising elements of Group IV of the Periodic System
28525the conductive layers comprising semiconducting material
28531Making of side-wall contacts
H01L 21/76805
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
71Manufacture of specific parts of devices defined in group H01L21/70
768Applying interconnections to be used for carrying current between separate components within a device ; comprising conductors and dielectrics
76801characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
76802by forming openings in dielectrics
76805the opening being a via or contact hole penetrating the underlying conductor
H01L 21/76831
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
71Manufacture of specific parts of devices defined in group H01L21/70
768Applying interconnections to be used for carrying current between separate components within a device ; comprising conductors and dielectrics
76801characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
76829characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
76831in via holes or trenches, e.g. non-conductive sidewall liners
H01L 23/5226
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23Details of semiconductor or other solid state devices
52Arrangements for conducting electric current within the device in operation from one component to another ; , i.e. interconnections, e.g. wires, lead frames
522including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
5226Via connections in a multilevel interconnection structure
H01L 23/528
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23Details of semiconductor or other solid state devices
52Arrangements for conducting electric current within the device in operation from one component to another ; , i.e. interconnections, e.g. wires, lead frames
522including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
528Geometry or; layout of the interconnection structure
出願人
  • ユニサンティス エレクトロニクス シンガポール プライベート リミテッド UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG]/[SG] (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW)
  • 舛岡 富士雄 MASUOKA Fujio [JP]/[JP] (US)
  • 原田 望 HARADA Nozomu [JP]/[JP] (US)
発明者
  • 舛岡 富士雄 MASUOKA Fujio
  • 原田 望 HARADA Nozomu
代理人
  • 木村 満 KIMURA Mitsuru
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) COLUMNAR SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEURS EN COLONNES ET SON PROCÉDÉ DE FABRICATION
(JA) 柱状半導体メモリ装置と、その製造方法
要約
(EN)
An SRAM is provided with two Si columns (5a, 5b) on a substrate. An inverter circuit is formed in each of the Si columns, said circuit comprising a drive N-channel SGT that has a first N layer (9a) and a second N layer (32a, 32b) as a source and a drain, and a load SGT that has a first P layer (52a, 52b) and a second P layer (33a, 33b) as a source and a drain. A selection SGT having a third N layer (64a, 64b) and a fourth N layer (53a, 53b) is formed on the top of an SiO2 layer (2a, 2b) provided on the top of the inverter circuit. The first N layer is connected to a ground wiring metal layer (VSS), the first P layer is connected to a power source wiring metal layer (VDD) with a NiSi layer (49a) interposed therebetween, a gate TiN layer (12a, 12b) is connected to a word wiring metal layer (WL) with a NiSi layer (60) interposed therebetween, and the third N layer is connected to a reverse bit metal layer (RBL) and a bit metal layer (BL).
(FR)
Une mémoire SRAM est dotée de deux colonnes de Si (5a, 5b) sur un substrat. Un circuit inverseur est formé dans chacune des colonnes de Si, ledit circuit comprenant un SGT à canal N d'entraînement qui a une première couche N (9a) et une deuxième couche N (32a, 32b) en tant que source et drain, et un SGT de charge qui a une première couche P (52a, 52b) et une deuxième couche P (33a, 33b) en tant que source et drain. Un SGT de sélection qui présente une troisième couche N (64a, 64b) et une quatrième couche N (53a, 53b) est formé sur la partie supérieure d'une couche de SiO2 (2a, 2b) disposée sur la partie supérieure du circuit inverseur. La première couche N est connectée à une couche de métal de câblage de mise à la terre (VSS), la première couche P est connectée à une couche de métal de câblage de bloc d'alimentation (VDD), une couche de NiSi (49a) étant intercalée entre celles-ci, une couche de TiN de grille (12a, 12b) est connectée à une couche de métal de câblage de mots (WL), une couche de NiSi (60) étant intercalée entre celles-ci, et la troisième couche N est connectée à une couche de métal de bits inverses (RBL) et à une couche de métal de bits (BL).
(JA)
SRAMは、基板上に2つのSi柱(5a、5b)を備えている。Si柱のそれぞれにおいて、第1のN層(9a)及び第2のN層(32a、32b)をソース、ドレインとした駆動用NチャネルSGTと、第1のP層(52a、52b)及び第2のP層(33a、33b)をソース、ドレインとした負荷用SGTとからなるインバータ回路が形成されており、このインバータ回路上方に設けたSiO層(2a、2b)の上方に、第3のN層(64a、64b)及び第4のN層(53a、53b)をソース、ドレインとした選択用SGTが形成されている。第1のN層は、グランド配線金属層(VSS)に接続し、第1のP層は、NiSi層(49a)を介して電源配線金属層(VDD)に接続し、ゲートTiN層(12a、12b)はNiSi層(60)を介してワード配線金属層(WL)に接続し、第3のN層は反転ビット配線金属層(RBL)、ビット配線金属層(BL)に接続している。
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