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1. (WO2017006391) 半導体装置
国際事務局に記録されている最新の書誌情報   

国際公開番号: WO/2017/006391 国際出願番号: PCT/JP2015/069294
国際公開日: 12.01.2017 国際出願日: 03.07.2015
IPC:
H01L 23/12 (2006.01) ,H01L 23/36 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
12
マウント,例.分離できない絶縁基板
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
34
冷却,加熱,換気または温度補償用装置
36
冷却または加熱を容易にするための材料の選択または成形,例.ヒート・シンク
出願人:
ルネサスエレクトロニクス株式会社 RENESAS ELECTRONICS CORPORATION [JP/JP]; 東京都江東区豊洲三丁目2番24号 2-24, Toyosu 3-chome, Koutou-ku, Tokyo 1350061, JP
発明者:
小林 達也 KOBAYASHI, Tatsuya; JP
黒田 壮司 KURODA, Soshi; JP
代理人:
特許業務法人筒井国際特許事務所 TSUTSUI & ASSOCIATES; 東京都新宿区新宿2丁目3番10号 新宿御苑ビル3階 3F, Shinjuku Gyoen Bldg., 3-10, Shinjuku 2-chome, Shinjuku-ku, Tokyo 1600022, JP
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置
要約:
(EN) A BGA 9 having a wiring substrate 2, a semiconductor chip 1 secured on the wiring substrate 2, a sealing body 4 for sealing the semiconductor chip 1, and a plurality of soldier balls 5 provided on the bottom-surface side of the wiring substrate 2. The degree of flatness of the top surface 2ia of a first wiring layer 2i of the wiring substrate 2 of the BGA 9 is less than the degree of flatness of a bottom surface 2ib, and a first pattern 2jc provided on a second wiring layer 2j is provided in a position overlapping a first pattern 2ic provided on the first wiring layer 2i. Also, the surface area in plan view of the first pattern 2ic provided on the first wiring layer 2i is greater than the surface area of a plurality of (for example, two) second patterns 2jd provided on the second wiring layer 2j, and a first opening 2jm that exposes a portion of a second insulation layer 2h is formed in the first pattern 2jc provided on the second wiring layer 2j.
(FR) L'invention concerne un boîtier à billes (boîtier BGA) 9 ayant un substrat de câblage 2, une puce de semi-conducteur 1 fixée sur le substrat de câblage 2, un corps d'étanchéité 4 permettant d'étanchéifier la puce de semi-conducteur 1, et une pluralité de billes de soudure 5 disposées du côté surface inférieure du substrat de câblage 2. Le degré de planéité de la surface supérieure 2ia d'une première couche de câblage 2i du substrat de câblage 2 du boîtier BGA 9 est inférieur au degré de planéité d'une surface inférieure 2ib, et un premier motif 2jc disposé sur une seconde couche de câblage 2j est disposé dans une position chevauchant un premier motif 2ic disposé sur la première couche de câblage 2i. En outre, la superficie en vue en plan du premier motif 2ic disposé sur la première couche de câblage 2i est supérieure à la superficie d'une pluralité (par exemple, deux) de seconds motifs 2jd disposés sur la seconde couche de câblage 2j, et une première ouverture 2jm qui expose une partie d'une seconde couche isolante 2h est formée dans le premier motif 2jc disposé sur la seconde couche de câblage 2j.
(JA)  配線基板2と、配線基板2上に固定された半導体チップ1と、半導体チップ1を封止する封止体4と、配線基板2の下面側に設けられた複数の半田ボール5と、を有するBGA9である。BGA9の配線基板2の第1配線層2iの上面2iaの平坦度は、下面2ibの平坦度よりも低く、第2配線層2jに設けられた第1パターン2jcは、第1配線層2iに設けられた第1パターン2icと重なる位置に設けられている。また、平面視において、第1配線層2iに設けられた第1パターン2icの面積は、第2配線層2jに設けられた複数(例えば、2つ)の第2パターン2jdの面積よりも大きく、第2配線層2jに設けられた第1パターン2jcには、第2絶縁層2hの一部を露出する第1開口部2jmが形成されている。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
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アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)