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1. (WO2017002384) 半導体デバイスおよびその製造方法
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2017/002384 国際出願番号: PCT/JP2016/053541
国際公開日: 05.01.2017 国際出願日: 05.02.2016
IPC:
H01L 21/336 (2006.01) ,C23C 14/08 (2006.01) ,C23C 14/58 (2006.01) ,H01L 21/363 (2006.01) ,H01L 29/786 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
C 化学;冶金
23
金属質材料への被覆;金属質材料による材料への被覆;化学的表面処理;金属質材料の拡散処理;真空蒸着,スパッタリング,イオン注入法,または化学蒸着による被覆一般;金属質材料の防食または鉱皮の抑制一般
C
金属質への被覆;金属材料による材料への被覆;表面への拡散,化学的変換または置換による,金属材料の表面処理;真空蒸着,スパッタリング,イオン注入法,または化学蒸着による被覆一般
14
被覆形成材料の真空蒸着,スパッタリングまたはイオン注入法による被覆
06
被覆材料に特徴のあるもの
08
酸化物
C 化学;冶金
23
金属質材料への被覆;金属質材料による材料への被覆;化学的表面処理;金属質材料の拡散処理;真空蒸着,スパッタリング,イオン注入法,または化学蒸着による被覆一般;金属質材料の防食または鉱皮の抑制一般
C
金属質への被覆;金属材料による材料への被覆;表面への拡散,化学的変換または置換による,金属材料の表面処理;真空蒸着,スパッタリング,イオン注入法,または化学蒸着による被覆一般
14
被覆形成材料の真空蒸着,スパッタリングまたはイオン注入法による被覆
58
後処理
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
34
不純物,例.ドーピング材料,を含むまたは含まない21/06,21/16および21/18に分類されない半導体本体を有する装置
36
基板上への半導体材料の析出,例.エピタキシャル成長
363
物理的析出を用いるもの,例.真空蒸着,スパッタリング
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
786
薄膜トランジスタ
出願人:
住友電気工業株式会社 SUMITOMO ELECTRIC INDUSTRIES, LTD. [JP/JP]; 大阪府大阪市中央区北浜四丁目5番33号 5-33, Kitahama 4-chome, Chuo-ku, Osaka-shi, Osaka 5410041, JP
発明者:
宮永 美紀 MIYANAGA, Miki; JP
綿谷 研一 WATATANI, Kenichi; JP
粟田 英章 AWATA, Hideaki; JP
代理人:
特許業務法人深見特許事務所 FUKAMI PATENT OFFICE, P.C.; 大阪府大阪市北区中之島二丁目2番7号 中之島セントラルタワー Nakanoshima Central Tower, 2-7, Nakanoshima 2-chome, Kita-ku, Osaka-shi, Osaka 5300005, JP
優先権情報:
2015-13371702.07.2015JP
発明の名称: (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEURS ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体デバイスおよびその製造方法
要約:
(EN) Provided is a semiconductor device that includes: a gate electrode (2); a channel layer (7) that is disposed in a region directly below or directly above the gate electrode (2); a source electrode (5) and drain electrode (6), which are disposed in contact with the channel layer (7); and a first insulating layer (3) that is disposed between the gate electrode (2) and the channel layer (7). The channel layer (7) includes a first oxide semiconductor, the source electrode (5) and/or drain electrode (6) includes a second oxide semiconductor, and the first oxide semiconductor and the second oxide semiconductor contain indium, tungsten, and zinc. A method for manufacturing the semiconductor device is also provided.
(FR) L'invention concerne un dispositif à semi-conducteurs qui comprend : une électrode de grille (2); une couche de canal (7) qui est disposée dans une région directement au-dessous ou directement au-dessus de l'électrode de grille (2); une électrode de source (5) et une électrode de drain (6) qui sont disposées en contact avec la couche de canal (7); et une première couche isolante (3) qui est disposée entre l'électrode de grille (2) et la couche de canal (7). La couche de canal (7) comprend un premier oxyde semi-conducteur, l'électrode de source (5) et/ou l'électrode de drain (6) comprend un second oxyde semi-conducteur, et le premier et le second oxyde semi-conducteur contiennent de l'indium, du tungstène et du zinc. La présente invention concerne également un procédé de fabrication du dispositif à semi-conducteurs.
(JA) ゲート電極(2)と、ゲート電極(2)の直下領域または直上領域に配置されるチャネル層(7)と、チャネル層(7)に接して配置されるソース電極(5)およびドレイン電極(6)と、ゲート電極(2)とチャネル層(7)との間に配置される第1絶縁層(3)とを含み、チャネル層(7)は第1酸化物半導体を含み、ソース電極(5)およびドレイン電極(6)の少なくとも一方は第2酸化物半導体を含み、第1酸化物半導体および第2酸化物半導体は、インジウム、タングステンおよび亜鉛を含有する半導体デバイス、ならびにその製造方法が提供される。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
EP3159918KR1020170032430CN106796888US20170222058