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1. (WO2017002157) 計算機システム及び計算機システムの制御方法
国際事務局に記録されている最新の書誌情報   

国際公開番号: WO/2017/002157 国際出願番号: PCT/JP2015/068646
国際公開日: 05.01.2017 国際出願日: 29.06.2015
IPC:
G06F 11/22 (2006.01) ,G06F 17/30 (2006.01)
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
11
エラー検出;エラー訂正;監視
22
待機作動中または遊休時間中の検査によるコンピュータ故障箇所の検出または故障位置の指示,例.始動試験
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
17
特定の機能に特に適合したデジタル計算またはデータ処理の装置または方法
30
情報検索;そのためのデータベース構造
出願人:
株式会社日立製作所 HITACHI, LTD. [JP/JP]; 東京都千代田区丸の内一丁目6番6号 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280, JP
発明者:
渡辺 聡 WATANABE, Satoru; JP
黒川 能毅 KUROKAWA, Yoshiki; JP
辻本 芳孝 TSUJIMOTO, Yoshitaka; JP
代理人:
特許業務法人藤央特許事務所 TOU-OU PATENT FIRM; 東京都港区虎ノ門一丁目16番4号アーバン虎ノ門ビル Urban Toranomon Bldg., 16-4, Toranomon 1-chome, Minato-ku, Tokyo 1050001, JP
優先権情報:
発明の名称: (EN) COMPUTER SYSTEM AND COMPUTER SYSTEM CONTROL METHOD
(FR) SYSTÈME INFORMATIQUE ET PROCÉDÉ DE COMMANDE DE SYSTÈME INFORMATIQUE
(JA) 計算機システム及び計算機システムの制御方法
要約:
(EN) A computer having a processor and a memory and a storage device that is connected to the computer and stores data has an FPGA that acquires data and an operation command from a control unit that controls reading and writing with respect to a non-volatile semiconductor storage unit to perform a data operation. The computer generates and sends the operation command from an access request that has been received to the storage device. The computer receives execution results for the operation command from the storage device, and when the number of execution results for the operation command reaches a prescribed value, instructs the FPGA to detect a soft error, receives all execution results with respect to the generated operation command, and if there is no soft error, transmits the execution results.
(FR) Dans cette invention, un ordinateur possède un processeur et une mémoire, et un dispositif de mémorisation qui est connecté à l'ordinateur et qui mémorise des données comporte une FPGA qui acquiert des données et une instruction d'opération en provenance d'une unité de commande qui commande la lecture et l'écriture quant à une unité de mémorisation non volatile à semi-conducteur pour exécuter une opération de données. L'ordinateur génère et envoie l'instruction d'opération à partir d'une demande d'accès que le dispositif de mémorisation a reçue. L'ordinateur reçoit des résultats d'exécution pour l'instruction d'opération provenant du dispositif de mémorisation, et, lorsque le nombre de résultats d'exécution pour l'instruction d'opération atteint une valeur imposée, il donne l'ordre à la FPGA de détecter une erreur intermittente, il reçoit tous les résultats d'exécution se rapportant à l'instruction d'opération générée, et s'il n'y a pas d'erreur intermittente, il transmet les résultats d'exécution.
(JA) プロセッサとメモリとを有する計算機と、前記計算機に接続されてデータを格納するストレージ装置は、不揮発性半導体記憶部に対する読み書きを制御する制御部からデータと演算コマンドを取得してデータの演算を行うFPGAを有し、前記計算機が、受け付けたアクセス要求から演算コマンドを生成してストレージ装置に送信し、前記計算機が、ストレージ装置から演算コマンドの実行結果を受信し、演算コマンドの実行結果の数が所定値になると、FPGAにソフトエラーの検出を指令し、生成した演算コマンドに対する全ての実行結果を受信し、かつ、前記ソフトエラーが無い場合には実行結果を送信する。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)