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1. (WO2016158484) 固体撮像装置および電子機器
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2016/158484    国際出願番号:    PCT/JP2016/058649
国際公開日: 06.10.2016 国際出願日: 18.03.2016
IPC:
H04N 5/378 (2011.01), H04N 5/359 (2011.01), H04N 5/374 (2011.01)
出願人: SONY CORPORATION [JP/JP]; 1-7-1, Konan, Minato-ku, Tokyo 1080075 (JP)
発明者: HANZAWA Katsuhiko; (JP)
代理人: NISHIKAWA Takashi; (JP)
優先権情報:
2015-076732 03.04.2015 JP
発明の名称: (EN) SOLID-STATE IMAGING DEVICE AND ELECTRONIC INSTRUMENT
(FR) DISPOSITIF D’IMAGERIE À SEMI-CONDUCTEURS ET INSTRUMENT ÉLECTRONIQUE
(JA) 固体撮像装置および電子機器
要約: front page image
(EN)The present technique relates to a solid-state imaging device and an electronic instrument in which it is possible to lower the voltage of an AD conversion circuit. This solid-state imaging device comprises: a plurality of pixels; a vertical signal line for outputting a pixel signal of each pixel; and a clip circuit that limits the voltage of the vertical signal line to a predetermined voltage. The clip circuit includes: a transistor that generates a predetermined voltage in accordance with the gate voltage; and a sample-and-hold circuit that holds a reset level of each pixel outputted to the vertical signal line, and that inputs the same to the gate of the transistor. This technique is applicable to, for example, CMOS image sensors.
(FR)La présente invention concerne un dispositif d’imagerie à semi-conducteurs et un instrument électronique dans lesquels il est possible d’abaisser la tension d’un circuit de conversion analogique-numérique. Ledit dispositif d’imagerie à semi-conducteurs comprend : une pluralité de pixels ; une ligne de signaux verticale pour délivrer en sortie un signal de pixel de chaque pixel ; et un circuit d’écrêtage qui limite la tension de la ligne de signaux verticale à une tension prédéterminée. Le circuit d’écrêtage comporte : un transistor qui génère une tension prédéterminée selon la tension de grille ; et un circuit échantillonneur-bloqueur qui maintient un niveau de réinitialisation de chaque pixel délivré à la ligne de signaux verticale et qui amène ledit niveau à la grille du transistor. Cette technique est applicable, par exemple, à des capteurs d’images CMOS.
(JA) 本技術は、AD変換回路の低電圧化を図ることができるようにする固体撮像装置および電子機器に関する。 固体撮像装置は、複数の画素と、画素の画素信号を出力するための垂直信号線と、垂直信号線の電圧を所定の電圧に制限するクリップ回路とを備える。クリップ回路は、ゲートの電圧に応じて所定の電圧を生成するトランジスタと、垂直信号線に出力される画素のリセットレベルを保持して、トランジスタのゲートに入力するサンプルホールド回路とを有する。本技術は、例えばCMOSイメージセンサに適用することができる。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)