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1. (WO2016047254) メモリセルユニットアレイ
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2016/047254    国際出願番号:    PCT/JP2015/070393
国際公開日: 31.03.2016 国際出願日: 16.07.2015
IPC:
H01L 27/10 (2006.01), H01L 21/8246 (2006.01), H01L 27/105 (2006.01), H01L 27/28 (2006.01), H01L 29/82 (2006.01), H01L 43/08 (2006.01), H01L 45/00 (2006.01), H01L 49/00 (2006.01), H01L 51/05 (2006.01)
出願人: SONY SEMICONDUCTOR SOLUTIONS CORPORATION [JP/JP]; 14-1, Asahicho 4-chome, Atsugi-shi, Kanagawa 2430014 (JP)
発明者: TERADA Haruhiko; (JP).
KITAGAWA Makoto; (JP)
代理人: YAMAMOTO Takahisa; (JP)
優先権情報:
2014-192269 22.09.2014 JP
発明の名称: (EN) MEMORY CELL UNIT ARRAY
(FR) RÉSEAU D'UNITÉS DE CELLULE DE MÉMOIRE
(JA) メモリセルユニットアレイ
要約: front page image
(EN)In the memory cell unit array according to the present invention, memory cell units 10, composed of first wiring 31, second wiring and a non-volatile memory cell, are arranged in the form of a two-dimensional matrix in a first direction and a second direction, each memory cell unit is provided with a control circuit thereunder, the control circuit is composed of a first control circuit 50 and a second control circuit 60, the second wiring is connected to the second control circuit 60, a portion of the first wiring 31 composing the memory cell unit is connected to the first control circuit 50 composing the same memory cell unit, and the remainder of the first wiring 31 is connected to a first control circuit 50 composing an adjacent memory cell unit that is adjacent in the first direction.
(FR)Dans le réseau d'unités de cellule de mémoire selon la présente invention, des unités de cellule de mémoire (10), composées d'un premier câblage (31), d'un second câblage et d'une cellule de mémoire non volatile, sont agencées sous la forme d'une matrice bidimensionnelle dans une première direction et dans une seconde direction, chaque unité de cellule de mémoire est pourvue d'un circuit de commande au-dessous de celle-ci, le circuit de commande est composé d'un premier circuit de commande (50) et d'un second circuit de commande (60), le second câblage est connecté au second circuit de commande (60), une partie du premier câblage (31) constituant l'unité de cellule de mémoire est connectée au premier circuit de commande (50) constituant la même unité de cellule de mémoire, et le reste du premier câblage (31) est connecté à un premier circuit de commande (50) constituant une unité de cellule de mémoire adjacente qui est adjacente dans la première direction.
(JA)メモリセルユニットアレイは、第1の配線31、第2の配線、及び、不揮発性メモリセルから構成されたメモリセルユニット10が、第1の方向及び第2の方向に2次元マトリクス状に配置されており、各メモリセルユニットは、その下方に制御回路を備えており、制御回路は第1制御回路50及び第2制御回路60から構成されており、第2の配線は第2制御回路60に接続されており、メモリセルユニットを構成する第1の配線31の一部は、このメモリセルユニットを構成する第1制御回路50に接続されており、第1の配線31の残部は、第1の方向に隣接した隣接メモリセルユニットを構成する第1制御回路50に接続されている。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)