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1. (WO2016038800) 半導体ウェーハの加工方法、貼り合わせウェーハの製造方法、及びエピタキシャルウェーハの製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2016/038800    国際出願番号:    PCT/JP2015/004130
国際公開日: 17.03.2016 国際出願日: 19.08.2015
IPC:
H01L 21/304 (2006.01), B24B 9/00 (2006.01), H01L 21/02 (2006.01), H01L 27/12 (2006.01)
出願人: SHIN-ETSU HANDOTAI CO.,LTD. [JP/JP]; 2-1, Ohtemachi 2-chome, Chiyoda-ku, Tokyo 1000004 (JP)
発明者: MIYAZAWA, Yuki; (JP).
KIDA, Takahiro; (JP).
TAKANO, Tomofumi; (JP)
代理人: YOSHIMIYA, Mikio; (JP)
優先権情報:
2014-185325 11.09.2014 JP
発明の名称: (EN) METHOD FOR PROCESSING SEMICONDUCTOR WAFER, METHOD FOR MANUFACTURING BONDED WAFER, AND METHOD FOR MANUFACTURING EPITAXIAL WAFER
(FR) PROCÉDÉ DE TRAITEMENT DE TRANCHE DE SEMI-CONDUCTEUR, PROCÉDÉ DE FABRICATION DE TRANCHE LIÉE, ET PROCÉDÉ DE FABRICATION DE PLAQUETTE ÉPITAXIALE
(JA) 半導体ウェーハの加工方法、貼り合わせウェーハの製造方法、及びエピタキシャルウェーハの製造方法
要約: front page image
(EN)The present invention is a method for processing a semiconductor wafer that has an upper surface, an underside surface, and a peripheral edge with chamfer parts comprising an upper-surface-side chamfer surface, an underside-surface-side chamfer surface, and an end face, said method involving mirror-polishing the upper-surface-side chamfer surface, the underside-surface-side chamfer surface, the end face, and each of the outermost peripheral parts of the semiconductor wafer adjacent to the upper-surface-side or under-surface-side chamfer surface. This method comprises: mirror-polishing the end face and mirror-polishing the upper-surface-side or under-surface-side outermost peripheral part in the same step after a step of mirror-polishing the upper-surface-side chamfer surface and a step of mirror-polishing the under-surface-side chamfer surface have been carried out; and adjusting the roll-off amount of the upper-surface-side or under-surface-side outermost peripheral part during the mirror-polishing of the end face and outermost peripheral part carried out in the same step. Consequently, the method for processing a semiconductor wafer allows the outermost peripheral part to be formed into a desired sag shape with high precision without causing deformation of the section of the semiconductor wafer on the inner side of the outermost peripheral part, and allows processing to be carried out without the shape of the end face of the processed semiconductor wafer becoming sharp.
(FR)La présente invention porte sur un procédé de traitement de tranche de semi-conducteur comportant une surface supérieure, une surface inférieure, et un bord périphérique comprenant des parties de chanfrein comprenant une surface de chanfrein côté surface supérieure, une surface de chanfrein côté surface inférieure et une face d'extrémité, ledit procédé impliquant le polissage miroir de la surface de chanfrein côté surface supérieure, de la surface de chanfrein côté surface inférieure, de la face d'extrémité, et de chacune des parties périphériques situées le plus à l'extérieur de la tranche de semi-conducteur adjacentes à la surface de chanfrein côté surface supérieure ou côté surface inférieure. Le procédé selon la présente invention comprend : le polissage miroir de la face d'extrémité et le polissage miroir de la partie périphérique située le plus à l'extérieur côté surface supérieure ou côté surface inférieure dans la même étape après qu'une étape de polissage miroir de la surface de chanfrein côté surface supérieure et qu'une étape de polissage miroir de la surface de chanfrein côté surface inférieure ont été effectuées ; et le réglage de l'ampleur de décollage de la partie périphérique située le plus à l'extérieur côté surface supérieure ou côté surface inférieure pendant le polissage miroir de la face d'extrémité et de la partie périphérique située le plus à l'extérieur réalisé dans la même étape. Par conséquent, le procédé de traitement de tranche de semi-conducteur permet à la partie périphérique située le plus à l'extérieur d'être réalisée sous une forme étendue souhaitée avec une précision élevée sans provoquer de déformation de la section de la tranche de semi-conducteur sur le côté interne de la partie périphérique située le plus à l'extérieur, et permet au traitement d'être effectué sans que la forme de la face d'extrémité de la tranche de semi-conducteur traitée ne devienne vive.
(JA) 本発明は、表面及び裏面を有し、周縁端部に、表面側の面取り面、裏面側の面取り面、及び端面からなる面取り部を有する半導体ウェーハの表面側の面取り面、裏面側の面取り面、端面、及び表面又は裏面の面取り面に隣接する最外周部の各部を鏡面研磨する半導体ウェーハの加工方法において、表面側の面取り面を鏡面研磨する工程及び裏面側の面取り面を鏡面研磨する工程よりも後に、端面の鏡面研磨及び、表面又は裏面の最外周部の鏡面研磨を同一工程で行い、該同一工程で行う端面及び最外周部の鏡面研磨により、表面又は裏面の最外周部のロールオフ量を調整する半導体ウェーハの加工方法である。これにより、半導体ウェーハの最外周部より内側の形状を崩さずに、最外周部に所望のダレ形状を精度良く形成でき、かつ加工後の半導体ウェーハの端面の形状が鋭利にならないように加工できる半導体ウェーハの加工方法を提供が提供される。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)