WIPO logo
Mobile | Deutsch | English | Español | Français | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

国際・国内特許データベース検索
World Intellectual Property Organization
検索
 
閲覧
 
翻訳
 
オプション
 
最新情報
 
ログイン
 
ヘルプ
 
自動翻訳
1. (WO2016035171) 半導体集積回路装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2016/035171    国際出願番号:    PCT/JP2014/073226
国際公開日: 10.03.2016 国際出願日: 03.09.2014
IPC:
G06N 99/00 (2010.01)
出願人: HITACHI, LTD. [JP/JP]; 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280 (JP)
発明者: YAMAOKA, Masanao; (JP).
YOSHIMURA, Chihiro; (JP)
代理人: TSUTSUI, Yamato; (JP)
優先権情報:
発明の名称: (EN) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ À SEMI-CONDUCTEUR
(JA) 半導体集積回路装置
要約: front page image
(EN)A semiconductor integrated circuit device 23 is to be used at the time of obtaining an optimum solution using an ising model, and the semiconductor integrated circuit device 23 is provided with a plurality of spin cells 1 that are connected to each other. Each of the spin cells 1 is provided with: a memory cell 9(N) for storing spin values; an operational circuit 10 that calculates interactions among the spin cells connected to each other; a memory circuit 4 for storing at least one-bit data; and an inversion logic circuit LG capable of changing, corresponding to the data stored in the memory circuit 4, calculation results obtained from the operational circuit 10. In the memory cell 9(N) provided in each of the spin cells 1, the calculation results changed by means of the changing circuit are stored, said calculation results having been changed corresponding to the data stored in the memory circuit.
(FR)L'invention concerne un dispositif de circuit intégré à semi-conducteur 23 à utiliser au moment de l'obtention d'une solution optimale à l'aide d'un modèle d'Ising, et le dispositif de circuit intégré à semi-conducteur 23 étant pourvu d'une pluralité de cellules de spin 1 qui sont connectées les unes aux autres. Chacune des cellules de spin 1 est pourvue : d'une cellule de mémoire 9(N) servant à mémoriser des valeurs de spin ; d'un circuit opérationnel 10 qui calcule des interactions entre les cellules de spin connectées les unes aux autres ; d'un circuit de mémoire 4 servant à mémoriser au moins des données d'un bit ; et d'un circuit logique d'inversion LG permettant de modifier des résultats de calcul, correspondant aux données mémorisées dans le circuit de mémoire 4, obtenus du circuit opérationnel 10. Les résultats de calcul modifiés au moyen du circuit de modification sont mémorisés dans la cellule de mémoire 9(N) prévue dans chacune des cellules de spin 1, lesdits résultats de calcul ayant été modifiés correspondant aux données mémorisées dans le circuit de mémoire.
(JA)半導体集積回路装置23は、イジングモデルを用いて最適解を求める際に用いられ、半導体集積回路装置23は、相互に結合される複数のスピンセル1を備えている。ここで、それぞれのスピンセル1は、スピンの値を記憶するメモリセル9(N)と、相互に結合される複数のスピンセル間の相互作用を演算する演算回路10と、少なくとも1ビットのデータを保持するメモリ回路4と、メモリ回路4に保持されているデータに従って、演算回路による演算結果を変更することが可能な反転論理回路LGとを具備している。スピンセル1に備えられているメモリセル9(N)には、メモリ回路に保持されているデータに従って変更回路により変更された演算結果が記憶される。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)