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1. (WO2016031014) 半導体装置、及び、半導体装置の製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2016/031014    国際出願番号:    PCT/JP2014/072563
国際公開日: 03.03.2016 国際出願日: 28.08.2014
IPC:
H01L 21/8238 (2006.01), H01L 21/336 (2006.01), H01L 27/092 (2006.01), H01L 29/78 (2006.01)
出願人: UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG/SG]; 111, North Bridge Road, #16-04, Peninsula Plaza 179098 (SG) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
MASUOKA Fujio [JP/JP]; (JP) (US only).
NAKAMURA Hiroki [JP/JP]; (JP) (US only)
発明者: MASUOKA Fujio; (JP).
NAKAMURA Hiroki; (JP)
代理人: TSUJII Koichi; (JP)
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置、及び、半導体装置の製造方法
要約: front page image
(EN) This invention addresses the problem of providing a highly integrated semiconductor device. The above problem is solved by a semiconductor device characterized in being provided with a first columnar semiconductor layer formed on a semiconductor substrate, a first first-conductivity-type electroconductive semiconductor layer formed in the first columnar semiconductor layer, a third first-conductivity-type semiconductor layer located at a position higher than the first first-conductivity-type semiconductor layer formed in the first columnar semiconductor layer; a first gate insulation film formed around the first columnar semiconductor layer in a region flanked by the first first-conductivity-type semiconductor layer and the third first-conductivity-type semiconductor layer; a first gate formed around the first gate insulation film; a second gate insulation film formed around the first columnar semiconductor layer in a region flanked by the first first-conductivity-type semiconductor layer and the third first-conductivity-type semiconductor layer; and a second gate formed around the second gate insulation film, the first gate and the second gate being connected.
(FR) Cette invention aborde le problème de production d'un dispositif à semi-conducteur fortement intégré. Ce problème est résolu par un dispositif à semi-conducteur caractérisé en ce qu'il comporte une première couche semi-conductrice en colonne formée sur un substrat semi-conducteur, une première couche semi-conductrice électroconductrice d'un premier type de conductivité formée dans la première couche semi-conductrice en colonne, une troisième couche semi-conductrice du premier type de conductivité située à une position plus haute que la première couche semi-conductrice du premier type de conductivité formée dans la première couche semi-conductrice en colonne; un premier film d'isolation de grille formé autour de la première couche semi-conductrice en colonne dans une région flanquée par la première couche semi-conductrice du premier type de conductivité et la troisième couche semi-conductrice du premier type de conductivité; une première grille formée autour du premier film d'isolation de grille; un second film d'isolation de grille formé autour de la première couche semi-conductrice en colonne dans une région flanquée par la première couche semi-conductrice du premier type de conductivité et la troisième couche semi-conductrice du premier type de conductivité; et une seconde grille formée autour du second film d'isolation de grille, la première grille et la seconde grille étant connectées.
(JA) 高集積な半導体装置を提供することを課題とする。半導体基板上に形成された第1の柱状半導体層と、前記第1の柱状半導体層に形成された第1の第1導電型半導体層と、前記第1の柱状半導体層に形成された前記第1の第1導電型半導体層より高い位置にある第3の第1導電型半導体層と、前記第1の第1導電型半導体層と第3の第1導電型半導体層とに挟まれた領域の前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の周囲に形成された第1のゲートと、 前記第1の第1導電型半導体層と第3の第1導電型半導体層とに挟まれた領域の前記第1の柱状半導体層の周囲に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜の周囲に形成された第2のゲートと、前記第1のゲートと前記第2のゲートは接続されていることを特徴とする半導体装置により、上記課題を解決する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)