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1. (WO2015145487) クロック位相制御回路
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2015/145487 国際出願番号: PCT/JP2014/001822
国際公開日: 01.10.2015 国際出願日: 28.03.2014
IPC:
H04L 9/10 (2006.01) ,G09C 1/00 (2006.01)
H 電気
04
電気通信技術
L
デジタル情報の伝送,例.電信通信
9
秘密または安全な通信のための配置
10
特別な箱体,構造的特徴または手動制御装置を有するもの
G 物理学
09
教育;暗号方法;表示;広告;シール
C
秘密の必要性を含む暗号または他の目的のための暗号化または暗号解読装置
1
あらかじめ決められた方式によって,符号または符号群を入れかえ,またはそれらと他を置き換えることによって,与えられた符号の順序,例.理解できる原文,を理解できない符号の順序に交換する装置または方法
出願人:
三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 東京都千代田区丸の内二丁目7番3号 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
発明者:
佐伯 稔 SAEKI, Minoru; JP
代理人:
高橋 省吾 TAKAHASHI, Shogo; 東京都千代田区丸の内二丁目7番3号三菱電機株式会社 知的財産センター内 c/o Mitsubishi Electric Corporation Corporate Intellectual Property Division, 7-3,Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
優先権情報:
発明の名称: (EN) CLOCK PHASE CONTROL CIRCUIT
(FR) CIRCUIT DE COMMANDE DE PHASE D'HORLOGE
(JA) クロック位相制御回路
要約:
(EN) This invention provides a clock phase control circuit that achieves a high resistance to power analysis attacks and that also achieves suppression of the information amount increase and instantaneous power consumption of a glitch PUF circuit. The clock phase control circuit comprises: a plurality of delay elements that delay a clock signal; a decoder that decodes a random number into a phase selection signal for selecting a phase of the clock signal; and a phase selection unit that selects, from among a plurality of clock signals as delayed by the delay elements and having different phases, a clock signal the phase of which is selected by the phase selection signal and that outputs the selected clock signal as the next clock signal.
(FR) La présente invention concerne un circuit de commande de phase d'horloge qui obtient une résistance élevée à des attaques d'analyse d'énergie, ainsi qu'à la suppression de l'augmentation de quantité d'informations et à une consommation d'énergie instantanée d'un circuit PUF à régimes transitoires. Le circuit de commande de phase d'horloge comporte : une pluralité d'éléments de retard qui retardent un signal d'horloge ; un décodeur qui décode un nombre aléatoire en un signal de sélection de phase pour sélectionner une phase du signal d'horloge ; une unité de sélection de phase qui sélectionne, parmi une pluralité de signaux d'horloge tels que retardés par les éléments de retard et ayant différentes phases, un signal d'horloge dont la phase est sélectionnée par le signal de sélection de phase et qui émet le signal d'horloge sélectionné comme signal d'horloge suivant.
(JA)  電力解析攻撃に対する高い耐性を実現するとともに、グリッチPUF回路の情報量増加や瞬間消費電力の抑制も実現するクロック位相制御回路を提供する。クロック信号を遅延させる複数の遅延素子と、乱数を、クロック信号の位相を選択する位相選択信号に復号するデコーダと、前記遅延素子により遅延され位相が異なる複数のクロック信号の中から、前記位相選択信号が選択する位相のクロック信号を選択し、次のクロック信号として出力する位相選択部とを備える。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)