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1. (WO2015141730) キャッシュメモリ、誤り訂正回路およびプロセッサシステム
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2015/141730 国際出願番号: PCT/JP2015/058069
国際公開日: 24.09.2015 国際出願日: 18.03.2015
IPC:
G06F 12/08 (2006.01) ,G06F 12/16 (2006.01)
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
12
メモリ・システムまたはアーキテクチャ内でのアクセシング,アドレシングまたはアロケーティング(情報記憶一般G11)
02
アドレシングまたはアロケーション;リロケーション
08
階層構造のメモリ・システム,例.仮想メモリ・システム,におけるもの
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
12
メモリ・システムまたはアーキテクチャ内でのアクセシング,アドレシングまたはアロケーティング(情報記憶一般G11)
16
メモリ内容の破壊に対する保護
出願人:
株式会社 東芝 KABUSHIKI KAISHA TOSHIBA [JP/JP]; 東京都港区芝浦一丁目1番1号 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1058001, JP
発明者:
武田 進 TAKEDA Susumu; JP
野口 紘希 NOGUCHI Hiroki; JP
池上 一隆 IKEGAMI Kazutaka; JP
藤田 忍 FUJITA Shinobu; JP
代理人:
勝沼 宏仁 KATSUNUMA Hirohito; JP
優先権情報:
2014-05534318.03.2014JP
発明の名称: (EN) CACHE MEMORY, ERROR CORRECTION CIRCUIT, AND PROCESSOR SYSTEM
(FR) MEMOIRE CACHE, CIRCUIT DE CORRECTION D'ERREURS ET SYSTEME DE PROCESSEUR
(JA) キャッシュメモリ、誤り訂正回路およびプロセッサシステム
要約:
(EN) [Problem] The present invention addresses the problem of providing a cache memory and an error correction circuit capable of reducing overhead caused by an error correction process. [Solution] A cache memory (1) is provided with: a cache memory section accessible on a per cache line basis; and a redundant code storage section that stores a first redundant code for correcting errors in each unit of cache line data stored, on a per cache line basis, in the cache memory section and a second redundant code for correcting errors in a portion of the data in each unit of cache line data.
(FR) La présente invention concerne une mémoire cache et un circuit de correction d'erreurs permettant de réduire le surdébit provoqué par un processus de correction d'erreurs. La mémoire cache (1) comporte : une partie mémoire cache accessible par ligne de mémoire cache ; et une partie stockage de codes redondants, qui stocke un premier code redondant servant à corriger des erreurs dans chaque unité des données de ligne de mémoire cache stockée, par ligne de mémoire cache, dans la partie mémoire cache, et un second code redondant servant à corriger des erreurs dans une partie des données de chaque unité des données de ligne de mémoire cache.
(JA) 【課題】誤り訂正処理によるオーバーヘッドを低減可能なキャッシュメモリおよび誤り訂正回路を提供する。 【解決手段】キャッシュメモリ1は、キャッシュライン単位でアクセス可能なキャッシュメモリ部と、キャッシュメモリ部にキャッシュライン単位で格納された各キャッシュラインデータを誤り訂正するための第1冗長符号と、各キャッシュラインデータのうち一部のデータを誤り訂正するための第2冗長符号とを格納する冗長符号記憶部と、を備える。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)