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1. (WO2015140946) 半導体記憶装置
Document

明 細 書

発明の名称 半導体記憶装置

技術分野

0001  

背景技術

0002   0003   0004  

先行技術文献

特許文献

0005  

発明の概要

発明が解決しようとする課題

0006   0007   0008   0009   0010   0011   0012  

課題を解決するための手段

0013   0014  

発明の効果

0015  

図面の簡単な説明

0016  

発明を実施するための形態

0017  

実施例 1

0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061  

実施例 2

0062   0063   0064   0065   0066   0067  

実施例 3

0068   0069   0070   0071   0072   0073   0074   0075   0076  

実施例 4

0077   0078   0079   0080  

実施例 5

0081   0082   0083   0084   0085   0086  

実施例 6

0087   0088   0089   0090  

実施例 7

0091   0092   0093   0094   0095   0096   0097   0098   0099  

実施例 8

0100   0101   0102   0103   0104   0105   0106   0107  

実施例 9

0108   0109   0110   0111  

符号の説明

0112  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23  

明 細 書

発明の名称 : 半導体記憶装置

技術分野

[0001]
 本発明は、書き換え可能な不揮発性メモリ、例えば相変化メモリ、ReRAM、STT-MRAMを有する半導体記憶装置、もしくは前記半導体記憶装置を含むストレージシステムに適用して有効な技術に関する。

背景技術

[0002]
 本技術分野の背景技術として、相変化メモリを不揮発性メモリとして用い、複数ビットをチェーン状に直列接続することで大容量の半導体記憶装置を作製する技術が知られている(例えば、特許文献1を参照)。この公報には、「ダイオードとトランジスタとを直列接続した半導体メモリにおいて、ダイオードからトランジスタにキャリアが入ることで、トランジスタの特性が劣化する課題がある。」と記載されている(要約参照)。また、段落[0044]には、「このようなトランジスタと相変化素子が並列接続されたメモリセルが直列に接続されたセル、すなわちチェインセルでは、例えば以下のような動作が行われる」と記載されている。
[0003]
 また、特許文献2がある。この公報には、「カルコゲナイド配線GSTと、両端の各々に接続した抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルMCを構成し、前記メモリセルを複数直列接続し、一端を、ソースに接続し、ドレインをビット線に接続した選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記選択トランジスタのゲートをブロック選択線に接続したものからセルストリングを構成し、前記セルストリングを複数配設してメモリセルアレイを構成することを特徴とする相変化メモリ」と記載されている(要約参照)。さらに、図6の説明として、「図5、図6はその他の読み出し、書き込み動作例を示す。図3、4との違いは、Read動作時、SLをVINTにして、選択BLのみVINTより低いVINT4に設定して、電流を流し読み出す点、Program動作時は、SLをVINTにして、選択BLのみVINTより少し低いVINT5でSet動作、更に低いVINT6でReset動作を行う点である。」と記載されている(段落[0030]参照)。
[0004]
 さらに、特許文献3がある。この公報には、「下部電極309aと上部電極309cと両電極間に与えられる極性の異なる電気的信号に基づいて可逆的に変化する抵抗変化層309bとからなる抵抗変化素子309と、トランジスタ317とを直列に接続してなるメモリセル300を備え、抵抗変化層309bは酸素不足型の遷移金属の酸化物層からなり、下部電極309aと上部電極309cは、異なる元素からなる材料によって構成され、下部電極309aの標準電極電位V1と上部電極309cの標準電極電位V2と前記遷移金属の標準電極電位VtとがVt<V2かつV1<V2なる関係を満足し、図外の読み出し回路は電圧クランプ回路を介して下部電極309aを基準として上部電極309cが正になる読み出し電圧を印加する。」と記載されている(要約参照)。

先行技術文献

特許文献

[0005]
特許文献1 : 特開2012-69830号公報
特許文献2 : 特開2012-204404号公報
特許文献3 : 特開2010-015662号公報

発明の概要

発明が解決しようとする課題

[0006]
 三次元構造により半導体記憶装置の大容量化を図り、ビットコストを低減し、電流により不揮発素子の値を書き換える技術では、メモリアレイの一部の構造は、記憶素子と選択素子が並列に接続されたメモリセルを構成し、そのメモリセルが直列に接続され、チェーン状の構造(メモリチェーン)となる。選択素子のゲート電極は複数のメモリチェーン間で共有され、電気的に相互に接続される。選択素子がトラジスタであるとして、以下、説明する。
[0007]
 ここで、記憶素子を書き換えるために電流を流すと、記憶素子、もしくは、選択素子において、電圧降下が生じる。そのため、前記選択素子のソース電位が上昇し、それに伴い、一定量のゲート-ソース間電圧を確保するために、前記選択素子のゲート電極の電位を高くする必要が生じる。そのとき、電気的に接続された非選択メモリチェーンのゲート電極の電位も同時に上昇する一方、非選択メモリチェーンには電流がほぼ流れず、電圧降下がほぼ生じないために、非選択メモリチェーンの選択素子のゲート-ソース間電圧が大きくなり、前記選択素子が故障しやすくなり、信頼性が低下する課題が生じる。
[0008]
 三次元構造の半導体記憶装置の例を図4を用いて具体的に説明する。トランジスタと不揮発性メモリは並列接続され、その組が複数組、直列に接続されている。メモリチェーンMUは、一方は選択素子を介さずソース電極と接続され、もう一方は選択素子XTrを介してビット線と接続されている。第0層のZ選択トランジスタのゲート電極は各メモリチェーンMU間で相互に接続され、電位VZ0に制御されている。第1層から第7層のZ選択トランジスタも同様である。
[0009]
 ライト、すなわち、不揮発性メモリの‘0’と‘1’の値を書き換えるときの各電極の電位を図5に示す。選択ビットをメモリチェーンMU00内の相変化素子PCM1とする。PCM0とPCM2~7は非選択ビットである。また、メモリチェーンMU01、10、11内の相変化素子は非選択ビットとする。ソース電極は選択素子を介さずメモリチェーンMUと接続されているため、その電位VSを遷移させるとメモリチェーンMU内の相変化素子PCMにディスターブが生じるため、ソース電極の電位VSは一定に保つ、すなわち0Vに維持することが望ましい。相変化素子PCMにライト電流、例えば40μAを流すため、メモリチェーンと接続されたビット線の電位VBL-Sを0Vから例えば、7Vに変化させる。
[0010]
 このとき、選択素子XTrのドレイン電圧は7Vになる。オン状態のMOSのドレイン-ソース間電圧が0.5Vになり、ゲート-ソース間電圧が5Vになり、オフ状態のMOSのゲート-ソース間電圧が0Vになり、相変化素子のライト電圧が3Vであるとして説明すると、選択素子XTrのソース電圧は6.5Vになり、ゲート電圧は11.5Vになる。選択メモリチェーンMU00の第7層のZ選択トランジスタZTr7のドレイン電圧は6.5Vになり、ソース電圧は6Vになり、ゲート電圧は11Vになる。
[0011]
 ここで、選択メモリチェーンMU00の第7層のZ選択トランジスタのゲート電極は、非選択メモリチェーンMU11の第7層のZ選択トランジスタのゲート電極と接続されている。そのため、非選択メモリチェーンMU11の第7層のZ選択トランジスタのゲート電圧は11Vとなる。一方、非選択メモリチェーンMU11のZ選択トランジスタのソース電極は第0層から第6層の相変化素子PCMを介してソース線と接続されているため、その電位はソース電位VSと等しくなり、0Vになる。そのため、非選択チェーンMU11のトランジスタに着目すると、そのゲート-ソース間電圧は11Vと高くなる。MOSはゲート-ソース間に高電圧が印加されることにより、ゲート破壊が生じることで故障することがある。すなわち、半導体記憶装置601の信頼性が低下するという課題がある。
[0012]
 本発明は、信頼性の高い半導体記憶装置を実現し、また、大容量かつ高速にリード、ライトできる低コストで製造可能な半導体記憶装置を提供することを目的とする。 

課題を解決するための手段

[0013]
 上記目的を達成するために、本発明は特許請求の範囲に記載の構成を採用する。
[0014]
 本発明は、上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、「直列に接続された複数のメモリセルを含む複数のメモリチェーンを備え、前記メモリセルは、セルトランジスタと電流により書き換えを行う記憶素子であり、前記メモリチェーンは、該記憶素子が並列に接続された構造からなり、電源電圧とグランド電圧が外部から供給されており、前記記憶素子の書き換えに用いる電圧が前記グランド電圧より低いことを特徴とする半導体記憶装置」を特徴とする。

発明の効果

[0015]
 信頼性の高い半導体記憶装置を実現することができる。また、大容量かつ高速にリード、ライトできる低コストで製造可能な半導体記憶装置を実現することができる。

図面の簡単な説明

[0016]
[図1] 本発明の実施例1の半導体記憶装置のメモリアレイの一部の回路構成を示す例である。
[図2] 本発明の実施例1の半導体記憶装置のメモリアレイの一部のライト動作を示す例である。
[図3] 本発明の実施例1の半導体記憶装置のメモリアレイの一部の動作を示す例である。
[図4] メモリアレイの一部の回路構成を示す例である。
[図5] メモリアレイの一部のライト動作を示す例である。
[図6] 本発明の実施例1の半導体記憶装置の構成図の例である。
[図7] 本発明の実施例1の半導体記憶装置の電源回路の構成図の例である。
[図8] 本発明の実施例1の半導体記憶装置の信号電圧変換回路の回路図の例である。
[図9] 本発明の実施例1の半導体記憶装置の信号電圧変換回路の構成図の例である。
[図10] 本発明の実施例1の半導体記憶装置のメモリアレイの一部の断面図を示す例である。
[図11] 本発明の実施例1の半導体記憶装置のメモリアレイの一部の平面投影図を示す例である。
[図12] 本発明の実施例2の半導体記憶装置のメモリアレイの一部の回路構成を示す例である。
[図13] 本発明の実施例2の半導体記憶装置のメモリアレイの一部の動作を示す例である。
[図14] 本発明の実施例3の半導体記憶装置のメモリアレイの一部の動作を示す例である。
[図15] 本発明の実施例4の半導体記憶装置のメモリアレイの一部の回路構成を示す例である。
[図16] 本発明の実施例4の半導体記憶装置のメモリアレイの一部の回路構成を示す例である。
[図17] 本発明の実施例5の半導体記憶装置のメモリアレイの一部の動作を示す例である。
[図18] 本発明の実施例5の半導体記憶装置のメモリアレイの一部の動作を示す例である。
[図19] 本発明の実施例5の半導体記憶装置のメモリアレイの一部の動作を示す例である。
[図20] 本発明の実施例6の半導体記憶装置の電源回路の構成図の例である。
[図21] 本発明の実施例7の半導体記憶装置のメモリアレイの一部の回路構成の例である。
[図22] 本発明の実施例8の半導体記憶装置の信号電圧変換回路の構成図の例である。
[図23] 本発明の実施例9の半導体記憶装置の電源回路の構成図の例である。

発明を実施するための形態

[0017]
 以下、実施例を図面を用いて説明する。
実施例 1
[0018]
 本実施例では、半導体記憶装置601の例を説明する。
[0019]
 図1は、本実施例の半導体記憶装置601のメモリアレイ602の一部の回路構成の例である。メモリアレイ602は複数のメモリチェーンMUから構成される。メモリチェーンは選択素子XTrと複数の相変化素子PCMと複数のZ選択素子ZTrから構成される。1個の相変化素子PCMと1個のZ選択素子ZTrは並列に接続されており、メモリセルを構成する。そのメモリセルが複数、直列に接続されている。ここでは1個の相変化素子PCMと1個のZ選択素子ZTrが並列に接続されている例で説明するが、1個の相変化素子PCMと複数個のZ選択素子ZTrを並列に接続することや、複数個の相変化素子PCMと1個のZ選択素子ZTrを並列に接続することや、複数個の相変化素子PCMと複数個のZ選択素子ZTrを並列に接続することが可能であることは言うまでもない。
[0020]
 Z方向はシリコン基板と直交する方向であり、X方向とY方向はZ方向と直交し、かつ、互いに直交する方向が望ましい。このようにすることでZ方向に複数個存在するメモリセルを1回の穴開け加工により、一括して形成することが可能になり、製造コストを低減することができる。
[0021]
 Z選択素子ZTrのゲート電極は複数のメモリチェーンMU間で1層ごとに互いに接続されており、例えば第0層Z選択トランジスタZTr0のゲート電極の電位はどのメモリチェーンMUにおいても同じ電位であるVZ0となっている。このような構成にすることで、Z選択トランジスタのゲート電極の配線面積を低減することで半導体記憶装置601のチップ面積を低減し、安価な半導体記憶装置601を提供できる効果がある。なお、Z選択トランジスタのゲート電極をビット線毎に分離し、個別に電位を制御することが可能であることは言うまでもない。また、Z選択トランジスタのゲート電極をX選択線毎に分離し、個別に電位を制御することが可能であることは言うまでもない。この場合、場所ごとに最適なZ選択トランジスタZTrのゲート電位を制御できるため、Z選択トランジスタZTrのゲート耐圧が少なくて済み、半導体記憶装置601の信頼性が向上する効果がある。
[0022]
 Z選択素子ZTrは縦型GAA-NMOSFET(Gate All Around n-channel MOSFET)を用いることが望ましい。PMOSFETに比べて電流駆動力の高いNMOSFETを用いることでメモリチェーンMUに含まれる相変化素子PCMの数を増加させ、大容量の半導体記憶装置601を実現することができる。もちろん、PMOSを用いることが可能であることは言うまでもない。縦型MOSFETを用いることでトランジスタの大きさを4F2(Fは最小加工寸法)と平面MOSを用いる場合に比べて小さくすることができるため、大容量化することができる。GAA構造にすることで、平面MOSを用いた場合に比べて、ゲート幅を広くすることが可能になり、MOSの駆動力を向上させ、相変化チェーンMUに含まれるメモリセルの数を増やし、大容量化することができる。PMOSを用いた場合、非選択のZ選択トランジスタのゲート電極に印加する電圧がNMOSを用いた場合に比べて低くできるため、Z選択MOSのゲート耐圧が少なくて済み、半導体記憶装置601の信頼性が向上する効果がある。
[0023]
 相変化素子PCMの材料の一部として、カルコゲナイド材料、特にGeSbTe合金(ゲルマニウム-アンチモン-テルル合金)を用いることができる。カルコゲナイド材料はアモルファス(非晶質状態)と結晶状態の2つの準安定な状態を取ることが可能であり、それぞれの状態の電気抵抗の値が異なる。すなわち、アモルファスの場合は高抵抗であり、結晶状態の場合は低抵抗となる。その電気抵抗の違いを利用して‘0’と‘1’の値を記憶することができる。アモルファスの場合を‘0’、結晶状態の場合を‘1’とする。‘0’から‘1’に書き換えることを消去、‘1’から‘0’に書き換えることをライトとする。相変化素子PCMに電流を流し、ジュール熱を発生させることで書き換えを行う。消去するためには、結晶化温度以上で一定時間保持することで、相変化素子を結晶化させる。ライトするためには、融点以上に加熱し、急冷することでアモルファス化(ガラス化)させる。相変化素子PCMが3値以上の値を取ることも可能であることは言うまでもない。記憶素子としてすでに製品に適用されている相変化素子を用いることで開発期間を短縮することが可能であり、短期間で半導体記憶装置601を出荷できる効果がある。なお、本実施例では相変化素子として結晶-アモルファスの相変化を行うものを例にして説明するが、結晶A-結晶Bの相変化を行うものを用いることができるのはいうまでもない。ここで、結晶Aと結晶Bは異なる結晶構造を持つ結晶である。なお、本実施例では記憶素子として相変化素子を用いた場合を例にして説明するが、記憶素子としてReRAMやSTT-MRAM(スピン注入型MRAM)を用いることが可能であることは言うまでもない。書き換え電流の少ないReRAMを用いることで1個のメモリチェーンMUに含まれる記憶素子の数を増やすことが可能になり、大容量の半導体記憶装置601を実現できる効果がある。また、書き換え速度の速いSTT-MRAMを用いることでライトデータレートの大きな半導体記憶装置601を実現できる効果がある。以下、記憶素子として相変化素子を用いた場合について説明する。
[0024]
 ライトと消去は相変化素子PCMにライト電流を流すことでジュール熱を発生させることで行う。ライト電流は例えば40μAであり、消去電流は例えば20μAである。なお、ライトもしくは消去について、隣接するZ選択MOSに電流を流すことでジュール熱を発生させることで行うことも論理的には可能である。
[0025]
 リードは相変化素子PCMにリード電圧を印加し、その後、相変化素子PCMを通じてソース電極に流れる電流によるビット線の電圧変化をセンスアンプで増幅して 、‘0’と‘1’を判定することで行う。
[0026]
 X選択素子XTrはダブルゲートのNMOSFETを用いることが望ましい。ダブルゲートのMOSFETを用いることで、平面型のMOSFETを用いる場合と比較して、MOSFETのゲート幅を広く取ることができるため、相変化素子PCMのライトに必要な電流を確保することが容易になる。そのため、半導体記憶装置601の歩留まりを向上させることができる利点がある。また、MOSFETの駆動力が向上するため、メモリチェーンに含まれるメモリセルの数を増やすことができる。さらに、メモリチェーンMUのセル面積を4F2(Fは最小加工寸法)と、平面型MOSFETを用いるときの6~8F2と比べて小さく出来るため、大容量の半導体記憶装置601を実現できる。ダブルゲートNMOSFETは2個のゲート電極を持ち、両方のゲート電極にオン電圧が印加されるとMOSはオン(低抵抗状態になる)する。片方のゲート電極のみにオン電圧が印加された場合、もしくはすべてのゲート電極にオフ電圧が印加された場合にはMOSはオフ(高抵抗状態になる)する。以下、ダブルゲートのNMOSFETを用いたとして説明する。
[0027]
 本発明の特徴をライト動作を示す図2を用いて説明する。
[0028]
 選択チェーンをMU00とし、その中のPCM1をライトする場合を例にする。
[0029]
 ライト時には選択ビット線には負の電圧、例えば-7Vが印加される。電圧はグランド電位を0Vとして定義する。グランド電位VSSは半導体記憶装置601の外部から供給することができる。なお、電源電圧VDDも半導体記憶装置601の外部から供給される。詳細に述べると、選択ビット線VBL-Sの電位はそれを駆動するライトドライバの電位と比較すると、ライトドライバから選択ビット線VBL-Sまでの配線とアクセストランジスタにおける電圧降下により、ライトドライバの電位と比較すると若干、高くなることは言うまでもない。ライトドライバの電圧は例えば-7.5Vである。
[0030]
 オン状態のMOSのドレイン-ソース間電圧が0.5Vであり、ゲート-ソース間電圧が5Vであり、オフ状態のMOSのゲート-ソース間電圧が0Vであるとして説明すると、選択チェーンMU00のX選択トランジスタXTrに注目すると、ソース電圧が-7Vであり、ゲート-ソース間電圧を5Vとするためには、X選択トランジスタの2個のゲート電圧をそれぞれ-2Vにすればよい。X選択トランジスタXTrのドレイン電圧は、オン状態のMOSのドレイン-ソース間電圧が0.5Vであり、ソース電圧が-7Vであるため、-6.5Vになる。
[0031]
 また、X選択トランジスタを非選択にするためには、X選択トランジスタの少なくとも1個のゲート電圧を-7Vにすればよい。図2の場合、X選択電位VX2を-7Vに制御している。
[0032]
 選択チェーンMU00のZTr7に注目すると、そのソース電圧はX選択トランジスタXTrのドレイン電圧と同じであり、-6.5になる。そこで、選択チェーンMU00のZ選択トランジスタZTr7のゲート電圧は、ソース電圧が-6.5Vであり、ゲート-ソース間電圧を5Vとするためには、-1.5Vにすればよい。
[0033]
 以下、同様にZTr6、5、4、3、2のゲート電圧はそれぞれ、-1V、-0.5V、0V、0.5V、1Vとすればよい。
[0034]
 相変化素子PCM1を選択するためには、Z選択トランジスタZTr1をオフにすることで、トランジスタではなく相変化素子に電流を流す。Z選択トランジスタZTr1のソース電圧は-3.5Vであるため、オフにするためにはゲート電圧を-3.5Vにすればよい。 このとき、相変化素子PCM1には3Vのライト電圧が印加されるため、Z選択トランジスタZTr1のドレイン電圧は-0.5Vになる。ZTr0のソース電圧は-0.5Vであるため、ゲート電圧はそれぞれ、4.5Vとすればよい。
[0035]
 ライト時には選択チェーンMU00に時間t1からt2にかけて、ライト電流、例えば40μAが流れる。一方、非選択チェーンMU01、10、11には電流が流れない。
ソース電極の電位VSは、ほぼ0Vである。なお、厳密に述べるとソース電極の電位はソース電極からGND端子に流れる電流による電圧降下により、GND端子の電位である0Vより若干、高くなることは言うまでもない。
[0036]
 ここで、選択チェーン、非選択チェーンを含むすべてのZ選択トランジスタZTrにいて、ゲート-ソース間電圧が5V以下になっていることがわかる。すなわち、選択ビット線に印加する電圧として負の電圧を用いることで課題で述べたZ選択トランジスタZTrのゲート-ソース間電圧が例えば11Vと高くなることが解決されていることがわかる。
[0037]
 ここで、非選択Z選択MOSのソース-ドレイン間と選択相変化素子PCMで電圧降下が生じる理由を検討する。相変化素子やReRAM、STT-MRAMは2端子の電流書き換え型の不揮発性メモリ素子であり、メモリ素子の片側からもう一方の端へと電流を流すことにより、書き換えを行う。このときに書き換えに一定のライト電流Iが要求される。また、メモリ素子は一定のダイナミック抵抗Rを持つ。ダイナミック抵抗とは書き換え中のメモリ素子の抵抗である。このとき、下記のオームの法則の式(1)から、電圧降下量Vを求めることが出来る。

V=RI (1)

 この電圧降下量Vがライト電圧、例えば7.5Vに対して、無視できない程度に大きいため、メモリ素子における電圧降下を半導体記憶装置601の動作において考慮する必要が生じる。なお、厳密にはZ選択トランジスタにもわずかなオフ電流が流れるため、厳密な電圧降下量は(1)式のものとはわずかに異なる。
[0038]
 さらに、メモリセルは直列に接続されており、選択メモリチェーン内の非選択のメモリセルでは電流の多くをZ選択トランジスタを経由して流す。Z選択トランジスタのソース-ドレイン間抵抗とライト電流の積から、非選択メモリセルにおける電圧降下量を求めることができる。なお、厳密には非選択メモリセルの相変化素子にもわずかな電流が流れることはいうまでもない。
[0039]
 ここで、不揮発メモリとして電圧書き換え型のフローティングゲート型やチャージトラップ型のいわゆるNAND型フラッシュメモリやFeRAM(強誘電体メモリ)を用いる場合、ライト電流Iを極端に小さくすることが可能なため、電圧降下に起因する問題は生じにくい。
[0040]
 さらにソース電位VSの電位が常に0Vに維持されているため、ソース線の寄生容量が大きいアレイ構成が可能になり、ソース線に接続されたメモリチェーンMUの数を増やすことが可能になり、メモリアレイ602の面積を縮小することができるため、製造コストの安い半導体記憶装置601を実現できる。さらに、メモリセルとソース線の間に選択トランジスタを持たない構造において、ソース線の電圧が変動すると、メモリセルの電圧も変動するため、ディスターブ電流が相変化素子PCMに流れる。これは動作信頼性に悪影響を及ぼす。ソース線の電位を一定に維持する本方式においては、この問題は生じない。
[0041]
 図3を用いて本発明を用いた別の動作を説明する。
[0042]
 図3は使用する電圧水準を削減した構成である。削減することにより、電源回路の面積を縮小し、製造コストの安い半導体記憶装置601を実現することができる。選択メモリチェーンがMU00であり、選択ビットがその中のPCM1である場合について、示されている。
[0043]
 Z選択MOSのゲート-ソース間耐圧は図2の例の例えば5Vよりも高い耐圧、例えば7.7Vとする。時間t2~t3において、ライト電流、例えば40μAが流れている。このときにZ選択電位VZ7を0Vにする。図2においてはVZ7は-1.5Vであり、ゲート-ソース間電圧は5Vであった。図3においては、VZ7が0Vであり、ゲート-ソース間電圧は例えば、6.5Vになる。この電圧は耐圧7.7Vを下回っているので、MOSの信頼性には支障がない。このようにすることで、-1.5Vの電圧を用意する必要がなくなり、電圧水準を削減することができる。
[0044]
 次に、消去動作について図3を用いて説明する。
[0045]
 消去時の電流は例えば35μAである。このジュール熱により加熱される相変化素子の温度がライト時の相変化素子の温度に比べて低いことが望ましい。この例ではZ選択トランジスタZTrのソース-ドレイン間に電流を流し、そこでジュール熱を発生させている(バンドル消去)。すなわち、Z選択トランジスタのチャネルにおいて、ジュール熱を発生させ、この熱を相変化素子PCMに伝熱させることで、相変化素子PCMを結晶化させている。Z選択トランジスタZTrのゲート-ソース間電圧を4.5Vとしている。Z選択トランジスタZTrは完全にオンしないことが望ましい。これにより、同じソース-ドレイン間電流に対して、Z選択トランジスタZTrで発熱するジュール熱を増加させることができる。ジュール熱の発生量を各メモリセルで均等化させるため、ライトに比べて、Z選択の電位の制御を層ごとに細かく行い、少なくとも5水準以上の電位を用いて、Z選択トランジスタのゲート電圧を制御することが望ましい。図5の場合と比較して、ゲート電圧が低いため、5水準以上のゲート電圧の制御を省電力で行うことが可能であり、省電力な半導体記憶装置601を実現できる。
[0046]
 バンドル消去により複数のメモリセルの相変化素子を一括して消去することができる。メモリチェーン全体を同時に消去することが望ましい。なぜなら、メモリチェーンの一部だけを消去しようとすると、消去領域に隣接するメモリセルを誤って消去してしまうことが生じやすいためである。さらに、複数のメモリチェーンを一括して消去することが望ましい。これにより、1本のメモリチェーンからの発熱を用いて、隣接するメモリチェーンを加熱、もしくは、熱逃げを軽減することが可能になり、消去に要する電気エネルギーを削減し、高速に消去が可能な半導体記憶装置601を実現できる。なお、熱逃げを軽減できる理由は、あるメモリチェーンに隣接したメモリチェーンが加熱されることでメモリチェーン間の温度差が少なくなり、熱流束密度と温度差が比例するというフーリエの法則から、メモリチェーン間の熱流束が低減するためである。
[0047]
 ここで、消去時の選択ビット線電位VBL-Sは正の電圧であることが望ましい。例えば2.7Vである。その理由は、電源電圧VDDは例えば、2.7~3.6Vが供給され、この電源電圧VDDの最小電圧である2.7Vを消去に用いることで、消去時の選択ビット線VBL-Sに印加する電圧を昇圧回路を用いずに供給することが可能になり、昇圧回路における電力ロスを無くすことで、同時に消去可能なメモリチェーンの数を例えば512本に増加させることができるためである。これにより、消去の速度を例えば400MB/sに向上させることができる。
[0048]
 リード時の選択ビット線電位VBL-Sは正の電圧であることが望ましい。例えば1Vである。正の電圧を用いることで昇圧回路を用いずに電源供給することが可能になり、リードの消費電力を低減することができる。これにより、低消費電力の半導体記憶装置601を提供することができる。
[0049]
 また、消去時やリード時のビット線電位が2.7Vや1.0Vと低いため、高速な半導体記憶装置601を実現できる。
[0050]
 図6に半導体記憶装置601の構成を示す。
[0051]
 半導体記憶装置601はチップの外部から電源電圧VDDとグランド電圧VSSを供給され、制御信号とデータ信号線DQにより通信する。入力制御信号としてはチップ有効信号CEやコマンドラッチ有効信号CLE、アドレスラッチ有効信号ALE、クロック信号CLK、リードライト有効信号W/R#、ライトプロテクト信号WP#があり、入出力制御信号としてはデータストローブDQSがあり、出力制御信号としてはリードビジー信号R/B#がある。そのほか、I/O信号電源VCCQやI/O信号グランド源VSSQを供給することができる。
[0052]
 半導体記憶装置601はコマンドデコーダ、制御回路、バッファ装置606と電源回路605、カラム系回路604、ロウ系回路603、メモリアレイ602を備える。電源回路からはカラム系回路604、ロウ系回路603、コマンドデコーダ、制御回路、バッファ装置606に電源が供給される。その一部の電圧は昇圧、もしくは、降圧され、残りの電圧はVDDがそのまま供給される。
[0053]
 コマンドデコーダ、制御回路、バッファ装置606からロウ系回路への制御信号の電圧は2.3Vが望ましい。X選択電位VX、例えば図2の例では-7Vと比較して、正の電圧であり、かつ、電圧の絶対値が小さい信号を用いることで半導体記憶装置601の消費電力を低減することができる。ロウ系回路は信号電圧変換回路、すなわち、レベルシフタを備え、レベルシフタにおいて、2.3Vから-7Vへの信号電圧レベルの変換を行う。
[0054]
 次に、コマンドデコーダ、制御回路、バッファ装置606からカラム系回路への制御信号の電圧は2.3Vが望ましい。選択ビット線電位VBL、例えば図2の例では-7Vと比較して、正の電圧であり、かつ、電圧の絶対値が小さい信号を用いることで半導体記憶装置601の消費電力を低減することができる。カラム系回路は信号電圧変換回路、すなわち、レベルシフタを備えず、メモリアレイ602に複数のレベルシフタを配置し、2.3Vから-7Vへの信号電圧レベルの変換を行うことが望ましい。カラム系の信号は信号パルス幅が例えば10nsとロウ系信号のパルス幅、例えば2μsと比べて短いため、この信号の切り替えが半導体記憶装置601の消費電力に及ぼす影響はロウ系回路に比べて大きい。そのため、カラム系回路は例えば2.3Vで駆動し、グローバルビット線global BLは2.3Vで駆動し、メモリアレイ602中の複数のレベルシフタの中で、駆動する領域の近傍のレベルシフタを用いて、信号電圧の変換を行うことで低消費電力の半導体記憶装置601を実現することができる。レベルシフタは複数のビット線BLを駆動する。すなわち、ロウ系回路とカラム系回路の数の合計よりレベルシフタの数が多いことが望ましい。
[0055]
 次に、電源回路について図7を用いて説明する。
[0056]
 電源回路は昇圧回路と電圧レギュレータにより構成される。昇圧回路としては図7に示すディスクソン型の昇圧回路を用いることが望ましい。実績の多いディクソン型の昇圧回路を用いることにより、短期間で電源回路を設計することが可能になる。電圧レギュレータは基準電圧Vrefと制御信号を基に、出力電圧Voutputを生成する。この電圧はカラム系回路に供給される。出力電圧Voutputは例えば-7,5Vである。この電圧がライトドライバから選択ビット線VBL-Sまでの配線とアクセストランジスタにおける電圧降下の影響を受けることで、選択ビット線電位VBL-Sは-7Vになる。
[0057]
 さらに、レベルシフタ回路について図8と図9を用いて説明する。
[0058]
 図9に示す通り、レベルシフタ回路は差動増幅回路と第1段増幅回路と第2段増幅回路を用いて構成されている。高電圧側H2.3V、低電圧側L0Vの信号を差動増幅回路を用いて、高電圧側H2.3V、低電圧側L-2.3Vの信号に変換し、次に電圧増幅回路により、高電圧側H0V、低電圧側L-4.2V、高電圧側H0V、低電圧側L-7.5Vの信号に変換している。電圧増幅回路を2段構成とすることで電圧変換時の電力損失を低減している。
[0059]
 具体的な回路構成を図8に示した。PMOSFETとNMOSFETを用いることで回路を構成することが可能である。
[0060]
 図10と図11を用いて、複数のメモリチェーンMCの構造の一部を説明する。図11には4個のメモリチェーンMCが配置されている。メモリチェーンのピッチ(周期)はX方向、Y方向ともに2Fである。X選択線X SELの隙間にメモリチェーンMCが配置されている。
[0061]
 図10には図11の断面A-Bが示されている。シリコン酸化膜906、ゲート酸化膜903、シリコンチャネル904、相変化材料905、Z選択トランジスタゲート電極901、層間絶縁膜902とメモリチェーンMCが示されている。
実施例 2
[0062]
 本実施例では、高速にライト可能な半導体記憶装置の例を図12と図13を用いて説明する。
[0063]
 図12は、実施例2における半導体記憶装置601を示す構成図の例である。
[0064]
 既に説明した図1に示された同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。
[0065]
 図13において、ライト時の選択ビット線電位VBL-Sは0Vであり、ソース電位VSは7.5Vとなっている。このようにすることで非選択メモリチェーンのZ選択トランジスタのソース電位が上昇するため、非選択メモリチェーンのゲート-ソース間耐圧が少なくて済む効果がある。
[0066]
 具体的に説明すると、メモリセルは選択素子を介さずにソース線に接続されている。そのため、非選択チェーンMUのすべてのZ選択トランジスタのソース電極は相変化素子PCMを介して、電気的にソース先に接続されている。そのため、ライト時には非選択チェーンMUのすべてのZ選択トランジスタのソース電圧は7.5Vになる。一方、Z選択電位VZは12Vから4Vの間であるため、非選択チェーンMUのすべてのZ選択トランジスタのゲート-ソース間電圧は-3.5~4.5Vになる。すなわち、図5で示した11Vに比べて小さくなる。
[0067]
 本実施例では負電圧を用いないため、電源回路の面積を小さくすることが可能であり、低コストの半導体記憶装置を提供できる。また、消去時やリード時のソース電位が2.7Vや1.0Vと低いため、高速な半導体記憶装置601を実現できる。
実施例 3
[0068]
 本実施例では、チップ面積が小さく製造コストの安い半導体記憶装置の例を図14を用いて説明する。
[0069]
 図14は、実施例3における半導体記憶装置601の動作例である。既に説明した図2に示された同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。
[0070]
 図14において、ライト時の選択ビット線電位VBL-Sは0Vであり、ソース電位VSは7.5Vとなっている。このようにすることで非選択メモリチェーンのZ選択トランジスタのソース電位が上昇するため、非選択メモリチェーンのゲート-ソース間耐圧が少なくて済む効果がある。
[0071]
 さらに、リード時と消去時においてもソース電位VSが7.5Vに維持されている。そのため、メモリチェーンMUの中の相変化素子PCMにディスターブ電流が流れることがない。さらに、ソース電位が一定に維持されているために、ソース線の寄生容量を低減する必要性が生じない。
[0072]
 消去時には例えば4.8Vの電圧を選択ビット線に印加することで、選択ビット線とソース線の電位差を2.7Vにする。
[0073]
 リード時には例えば6.5Vの電圧を選択ビット線に印加することで、選択ビット線とソース線の電位差を1Vにする。ソース線の電圧を7.5Vに維持することで、ゲート耐圧を低減するためには、さらに下記の構成が必須である。すなわち、同一ソース線に接続されたメモリチェーンの数が一つの電極に接続され、同一電位に制御されるZ選択トランジスタのゲート電極の数以上であることである。この構成にすることで、最小限の制御回路でメモリアレイ602の面積を低減し、かつ、Z選択トランジスタのゲート電極にライト時の高い電圧が印加されているときに、ソース電圧を立ち下げてしまい、非選択Z選択トランジスタのゲート-ソース間に高い電圧が印加されてしまう問題が生じなくなる。
[0074]
 別の言い方をすれば、ゲート耐圧の課題を解決するためには、ゲートに印加される電圧が常に一定以下の電圧、例えば5V以下になるようにソース電圧を制御する必要がある。メモリアレイ602は複数のZ選択線と複数のソース線を持つことが望ましいため、常にゲート耐圧を考慮して、ソース線とZ選択線の電位を制御する必要がある。
[0075]
 言い換えると、ゲート耐圧が5Vの例では、ライト対象のメモリチェーンを含まない領域においても、Z選択線に例えば11Vの高い電圧が印加されている場合、該当領域のソース線には少なくとも6V以上の電圧を印加する必要がある。
[0076]
 なお、チップ全体のソース線に7.5Vをプリチャージすると、消費電力量が増大する問題が生じる。そのため、必要最低限の領域のみ、ソース線に7.5Vを給電することが望ましい。
実施例 4
[0077]
 本実施例では、プロセス工程数が少なく、製造コストの安い半導体記憶装置の例を図15を用いて説明する。また、比較のため、図16を用いる。
[0078]
 比較とした図16では選択ビット線の電位VBL-Sがソース線の電位VSより高く、電流が選択ビット線からソース線に向けて流れる。ソース線の電位VSは0Vである。この場合、Z選択トランジスタのゲート電圧は図5と同様に一部が11Vと高くなり、非選択チェーンのZ選択トランジスタのソース電圧は0Vのため、ゲート-ソース間電圧が高くなる課題が生じる。
[0079]
 一方、本実施例では図15に示す通り、選択ビット線の電圧として、負電圧、例えば-7Vを用いる。この場合、電流はソース線から選択ビット線に流れる。図15と図16ではダイオードの極性が異なる。このようにすることで、実施例1と同様にゲート-ソース間電圧を例えば5V以下に低減でき、信頼性の高い半導体記憶装置601を実現できる。
[0080]
 さらに、選択素子として実施例1のダブルゲートMOSFETに比べて、少ない工程数で作製できるダイオードを用いることで、製造コストの安い半導体記憶装置を実現できる。
実施例 5
[0081]
 本実施例では、チップ面積が小さく、製造コストの安い半導体記憶装置の例を図17~19を用いて説明する。
既に説明した図1に示された同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。
[0082]
 図17にはメモリアレイ602の一部であるZ選択MOSゲート電極4、5、6が示されている。それぞれの電極には0Vが印加されている。
[0083]
 Z選択MOSゲート電極はそれぞれが平行平板コンデンサとみなすことが可能であり、相互に電気容量により、電気的に結合されている。そのため、その一部の電極の電位を変化させることにより、ほかの電極の電位が変化することがある。これを利用して、ライト時のZ選択MOSゲート電極の電圧を制御する。
[0084]
 具体的には、図18に示すように、Z選択MOSゲート電極5をグランド電圧と切り離し、フローティング状態にする。
[0085]
 その上で、図19に示すように、Z選択MOSゲート電極6の接続をグランド電圧から-1Vの電源に切り替えることで、Z選択MOSゲート電極6に-1Vを供給する。このとき、Z選択MOSゲート電極5はZ選択MOSゲート電極4とZ選択MOSゲート電極6との間で容量結合しているため、Z選択MOSゲート電極5の電圧はそれぞれの中間の電位である-0,5Vになる。すなわち、-0.5Vの電源を用意しなくても、Z選択MOSゲート電極5の電圧を-0.5Vに制御することが可能である。
[0086]
 このようにすることで、電源電圧水準の数を削減し、電源回路の面積を縮小することで、チップ面積が小さく、製造コストの安い半導体記憶装置を実現できる。
実施例 6
[0087]
 本実施例では、高速に書き換えが可能な半導体記憶装置の例を図20を用いて説明する。
[0088]
 図20は電源回路の構成を示す図である。ディクソン型昇圧回路にはMOSのしきい値電圧が高いと、昇圧可能な電圧値が低下する課題がある。
[0089]
 そこで、本実施例では昇圧回路のトランジスタのゲート電圧を昇圧回路SHFTにより昇圧することで、昇圧可能な電圧値がMOSのしきい値に影響を受けず、高い電圧に昇圧できる回路構成とした。
[0090]
 このような昇圧回路を用いることで、ライトに用いることができる電流量を増加させることが可能であり、並列にライトするビット数が増加し、32ビット並列でライトすることにより、400MB/sのライト速度を実現することができる。
実施例 7
[0091]
 本実施例では、書き換え可能回数が多いエンデュランス特性に優れた半導体記憶装置の例を図21を用いて説明する。
[0092]
 既に説明した図1に示された同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。
[0093]
 本実施例では、メモリチェーンMUはX方向に延伸されている。なお、Z方向はシリコン基板と直交する方向であり、X方向とY方向はZ方向と直交し、かつ、互いに直交する方向とする。このようにすることでZ方向に複数個存在するメモリセルを1回の穴開け加工により、一括して形成することが可能になり、製造コストを低減することができる。
[0094]
 メモリチェーンMUをX方向に延伸することで、相変化素子PCMの形成をCVD法ではなく、DVD(Digital Versatile Disc)の製造に用いられるスパッタ成膜法で行うことが可能になり、CVD法による相変化素子の形成方法を新たに開発する必要がなくなり、開発期間を短縮できるメリットがある。
[0095]
 本実施例では、メモリチェーンMUの両端の電圧のうち、一方の端の電圧であるソース電圧VsがGND電位に近く、もう一方の端の電圧であるVBL-SがGND電位よりも低い負電圧となることが特徴である。
[0096]
 このようにすることで、X選択トランジスタXTrのソース電圧が0V以下に低くなり、ワード線WL0~WL7に印加する電圧を低減することが可能となり、非選択のメモリチェーンMUのX選択トランジスタXTrに印加されるゲート-ソース間電圧を低減することが可能となる。
[0097]
 本実施例では、メモリチェーンMUの両端にメモリチェーン選択トランジスタが存在する。一方が、SDTrであり、もう一方が、SSTrである。これらのトランジスタのゲート電圧を信号線SGDとSGSを用いて制御することで、選択動作の一部を行うことができる。メモリチェーンMUの両端にメモリチェーン選択トランジスタが存在することで、メモリチェーン選択トランジスタがオフされたメモリチェーンMUの内部はフローティング状態になり、ディスターブの影響を受けにくくなるため、高信頼の半導体記憶装置を実現することができる。
[0098]
 なお、メモリチェーン選択トランジスタは有限の抵抗を持ち、メモリチェーン内を完全なフローティング状態にするわけではなく、かつ、メモリチェーンには寄生容量が存在するため、メモリチェーンMUの両端にメモリチェーン選択トランジスタを設けただけでは、VBL-SがGND電位よりも低い負電圧としない場合は、非選択メモリチェーンMUのX選択トランジスタXTrのゲート-ソース間電圧が高くなり、半導体記憶装置の信頼性が低くなる課題が生じることは言うまでもない。すなわち、メモリチェーンMUの両端にメモリチェーン選択トランジスタを持つ構成においても、VBL-SがGND電位よりも低い負電圧を用いることにより、高信頼の半導体記憶装置を実現することができる。
[0099]
 ところで、メモリチェーンMUの両端の電圧のうち、一方の端の電圧であるソース電圧VsがGND電位よりも、わずかに高くなる理由は、ソース配線と半導体記憶装置のGND端子間に電気抵抗が存在するため、その間で電流が流れるときに若干の電圧降下が生じるためである。
実施例 8
[0100]
 本実施例では、高速に動作する半導体記憶装置の例を図22を用いて説明する。
[0101]
 既に説明した図1に示された同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。
[0102]
 本実施例では、レベルシフタ回路として、図22に示す回路を用いる。
[0103]
 この回路の特徴の一つは、高周波信号用のレベルシフタ回路と低周波信号用のレベルシフタ回路の2つを持ち、スイッチ1とスイッチ2を用いて、使用するレベルシフタ回路を切り替えることが可能な点である。これにより、信号の周波数に応じて、最適なレベルシフタ回路を選択することが可能となる。
[0104]
 なお、高周波信号用の配線は、低周波信号用の配線に比べて、配線間隔を長く取ることが望ましい。このようにすることで、配線間の寄生容量を低減することが可能になり、高速に動作する半導体記憶装置を実現することが出来る。
[0105]
 相変化素子PCMは1素子あたりのライト時間は、例えば10nsecと短く、消去時間やリード時間は、例えば300nsecと長い。そのため、ライト時には高周波信号用のレベルシフタ回路を用い、リード時や消去時には低周波信号用のレベルシフタ回路を用いることが出来る。
[0106]
 また、カラム系回路の信号周波数に比べて、ロウ系回路の信号周波数を遅くすることが望ましい。例えば、カラム系回路の信号周波数は最大100MHzであり、ロウ系回路の信号周波数は最大500kHzである。このようにすることで、カラム系回路の信号のみを高速に伝達するように回路設計することが可能になり。回路面積を縮小し、低コストの半導体記憶装置を実現することができる。この場合、カラム系回路に図22で示した回路を用い、ロウ系回路には図22から、スイッチと高周波信号用レベルシフタ回路を省き、低周波信号用レベルシフタ回路のみとした回路を用いることが望ましい。このようにすることで、回路面積を縮小し、低コストの半導体記憶装置を実現することができる。
[0107]
 高周波信号用レベルシフタ回路について述べる。この回路は、まず、容量CとダイオードDiodeを用いて、入力信号である高電圧側H:2.3V、低電圧側L:0Vの信号を高電圧側:0V、低電圧側L:-2.3Vの信号に極性変換を行っている。次に、第1段増幅回路と第2段増幅回路を用いて、増幅を行うことで、高電圧側H:0V、低電圧側L:-7.5Vの出力信号を生成している。
実施例 9
[0108]
 本実施例では、回路面積が小さく低コストで製造できる半導体記憶装置の例を図23を用いて説明する。
[0109]
 既に説明した図1及び図17に示された同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。
[0110]
 図23にはメモリアレイ602の一部であるZ選択MOSゲート電極Z5とZ6に供給する電位VZ5、VZ6が示されている。Z選択MOSゲート電極Z6には電源電圧-1Vを直接、給電する。一方、Z選択MOSゲート電極Z5には、VZ6とGND電圧を2つの抵抗を用いて接続し、その中間に発生する電圧を供給する。スイッチを設け、ライト時の一部の時間のみ、電圧を供給し、それ以外の時間はスイッチをオフにすることで、電圧の供給を中断することが可能であることは言うまでもない。
[0111]
 このような回路構成を用いることで、回路面積が小さく低コストで製造できる半導体記憶装置を実現することが出来る。

符号の説明

[0112]
601…半導体記憶装置、602…メモリアレイ、603…ロウ系回路、604…カラム系回路、605…電源回路、606…コマンドデコーダ、制御回路、バッファ装置、901…Z選択トランジスタゲート電極、902…層間絶縁膜、903…ゲート酸化膜、904…シリコンチャネル、905…相変化材料、906…シリコン酸化膜、ZTr…Z選択トランジスタ、PCM…相変化素子、XTr…X選択トランジスタ、VX…X選択線の電位、VBL-S…選択ビット線電位、VBL-US…非選択ビット線電位、VZ…Z選択線電位、MU,MC…メモリチェーン、IS…ライト電流、IUS…非選択メモリチェーン電流、VREF…参照電圧、VOUTPUT…出力電圧、X SEL…X選択線、XTr…X選択トランジスタ、SHFT…昇圧回路。

請求の範囲

[請求項1]
 直列に接続された複数のメモリセルを含む複数のメモリチェーンを備え、前記メモリセルは、セルトランジスタと電流により書き換えを行う記憶素子であり、前記メモリチェーンは、該記憶素子が並列に接続された構造からなり、電源電圧とグランド電圧が外部から供給されており、前記記憶素子の書き換えに用いる電圧が前記グランド電圧より低いことを特徴とする半導体記憶装置。
[請求項2]
 請求項1において、前記記憶素子が相変化メモリ、ReRAMまたはSTT-MRAMのいずれかであることを特徴とする半導体記憶装置。
[請求項3]
 請求項1において、前記メモリチェーンが少なくとも1個の選択素子を有し、前記選択素子と複数の前記メモリセルが直列接続されていることを特徴とする半導体記憶装置。
[請求項4]
 請求項3において、前記選択素子がMOSFET、またはダイオードであることを特徴とする半導体記憶装置。
[請求項5]
 請求項6において、前記MOSFETがダブルゲート型であることを特徴とする半導体記憶装置。
[請求項6]
 請求項1において、前記メモリチェーンは前記メモリセルを3個以上備え、第1のメモリセルの前記セルトランジスタの第1のゲート電極と、第1のゲート電極と電気容量により電気的に結合された第2のメモリセルの前記セルトランジスタの第2のゲート電極と、第2のゲート電極と電気容量により電気的に結合された第3のメモリセルの前記セルトランジスタの第3のゲート電極を備え、前記第2のゲート電極をフローティング状態にした状態で、前記第1のゲート電極と前記第3のゲート電極に電圧を印加することにより、前記第2のゲート電極の電圧を変化させることを特徴とする半導体記憶装置。
[請求項7]
 請求項1において、メモリチェーンが基板に対して垂直に配置されていることを特徴とする半導体記憶装置。
[請求項8]
 請求項5において、前記選択素子の数が1個であり、メモリチェーンの片端に配置され、もう一方の端がすべてのメモリチェーンに接続されていることを特徴とする半導体記憶装置。
[請求項9]
 請求項1において、前記記憶素子の書き換えにおいて、記憶素子の値を‘0’から‘1’へ書き換えることを消去とし、記憶素子の値を‘1’から‘0’へ書き換えることをライトとするとき、ライトの電圧に用いる電圧が前記グランド電圧より低く、前記消去に用いる電圧が前記グランド電圧より高いことを特徴とする半導体記憶装置。
[請求項10]
 請求項1において、リードに用いる電圧が前記グランド電圧より高く、信号電圧レベル変換回路の数がロウ系回路とカラム系回路の数の合計より多いことを特徴とする半導体記憶装置。
[請求項11]
 請求項1において、Z選択ゲート電圧レベルがライト時より消去時のほうが高く、消去時の電圧水準が5水準以上であることを特徴とする半導体記憶装置。
[請求項12]
 1個の選択トランジスタと直列に接続された複数のメモリセルを含む複数のメモリチェーンを備え、前記選択トランジスタと前記複数のメモリセルは直列に接続され、前記メモリセルはセルトランジスタと電流により書き換えを行う記憶素子が並列に接続された構造からなり、前記メモリチェーンにおいて、前記選択トランジスタを有する側をビット線、有しない側をソース線としたときに、記憶素子をライトするときに前記ソース線に電圧パルスを印加し、前記ビット線の電圧を第1の電圧とし、前記ソース線の前記電圧パルス印加前電圧が前記第1の電圧であり、前記電圧パルス印加中の電圧を第2の電圧とするとき,前記第2の電圧が前記第1の電圧よりも高いことを特徴とする半導体記憶装置。
[請求項13]
 請求項12において,前記記憶素子が相変化メモリであり、前記選択トランジスタがダブルゲート型MOSFETであることを特徴とする半導体記憶装置。
[請求項14]
 1個の選択トランジスタと直列に接続された複数のメモリセルを含む複数のメモリチェーンを備え、前記選択トランジスタと前記複数のメモリセルは直列に接続され、前記メモリセルはセルトランジスタと電流により書き換えを行う記憶素子が並列に接続された構造からなり、前記メモリチェーンにおいて、前記選択トランジスタを有する側をビット線、有しない側をソース線としたときに、記憶素子をライトするときの前記ビット線の電圧を第1の電圧とし、前記ソース線の電圧を第2の電圧としたときに、前記第1の電圧は前記第2の電圧よりも低く、さらに、記憶素子をリードするときの前記ソース線の電圧が前記第2の電圧と等しく、記憶素子をリードするときの前記ビット線の電圧を第3の電圧としたときに、前記第3の電圧が前記第1の電圧よりも高く、
前記ソース線に接続されたメモリチェーンの数が1つの電極に接続された前記セルトランジスタのゲート電極の数以上であることを特徴とする半導体記憶装置。
[請求項15]
 請求項14において,前記記憶素子が相変化メモリであり、前記選択トランジスタがダブルゲート型MOSFETであることを特徴とする半導体記憶装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]