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1. (WO2015137081) トンネル電界効果トランジスタによる集積回路及びその製造方法
Document

明 細 書

発明の名称 トンネル電界効果トランジスタによる集積回路及びその製造方法

技術分野

0001  

背景技術

0002   0003   0004  

先行技術文献

非特許文献

0005  

発明の概要

発明が解決しようとする課題

0006   0007  

課題を解決するための手段

0008  

発明の効果

0009  

図面の簡単な説明

0010  

発明を実施するための形態

0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038  

符号の説明

0039  

請求の範囲

1   2   3   4   5   6  

図面

1   2   3(A)   3(B)   3(C)   3(D)   4(A)   4(B)   5(A)   5(B)   5(C)   6(A)   6(B)   7   8   9   10   11  

明 細 書

発明の名称 : トンネル電界効果トランジスタによる集積回路及びその製造方法

技術分野

[0001]
 本発明はトンネル電界効果トランジスタによる集積回路及びその製造方法に係り、特にトンネル電流をゲート電圧で制御することで動作する電子のトンネル効果を利用したトンネル電界効果トランジスタによる集積回路及びその製造方法に関する。

背景技術

[0002]
 トンネル電界効果トランジスタは、半導体集積回路の基本素子として現在用いられている電界効果トランジスタに比べて低電圧で動作可能という特長を持つ。トンネル電界効果トランジスタを半導体集積回路の基本素子として用いることによって、半導体集積回路の消費電力の低減化を図ることができる。このトンネル電界効果トランジスタについては例えば非特許文献1に開示されている。
[0003]
 ところで、従来の電界効果トランジスタを用いた集積回路においては、同一チャネルの電界効果トランジスタを複数個接続する場合、1つの活性領域に複数個の電界効果トランジスタの各ゲートを配置することで実現できる(例えば、非特許文献2参照)。すなわち、例えば2個の同一チャネルのMOS型電界効果トランジスタを接続する場合は、一方の電界効果トランジスタのソース領域となる活性領域と他方の電界効果トランジスタのドレイン領域となる活性領域とが隣接し、それらが同一導電型(P型又はN型)の拡散層であるので、それらを共通化する一方、各々のゲート電極は別々に配置する。これにより、必要とする面積も小さくなり、コスト削減につながり、また配線による寄生容量・寄生抵抗が削減されることで高性能化も図れる。
[0004]
 なお、本明細書において、「活性領域」とはウエハ上に形成物が無い状態で、ウエハ上面から見たとき、半導体が表出している領域をいう。活性領域にはデバイスが形成される。活性領域には複数のデバイスを連結して作製する場合もある。

先行技術文献

非特許文献

[0005]
非特許文献1 : W.Y.Choi et al.,“Tunneling Field-Effect Transistors(TFETs) with Subthreshold Swing (SS) Less Than 60mV/dec”,IEEE Electron Device Letters Vol.28,p.743(2007)
非特許文献2 : 富沢孝、松山泰男監訳、「CMOC VLSI設計の原理-システムの視点から」、丸善株式会社

発明の概要

発明が解決しようとする課題

[0006]
 しかしながら、トンネル電界効果トランジスタを用いた集積回路においては、トンネル電界効果トランジスタのソース領域とドレイン領域の導電型が異なるため、従来の電界効果トランジスタを複数個接続する方法と同一の方法では、隣接するソース領域とドレイン領域との間でPN接合(空乏層による絶縁領域)が形成され、これらを電気的に接続することができない。単純には、隣接する2つのトンネル電界効果トランジスタを1つの活性領域に1つずつ設け、これらの活性領域の間を跨ぐように配設された金属配線によって、一方のトンネル電界効果トランジスタのドレイン領域と他方のトンネル電界効果トランジスタのソース領域とを接続することで電気的な接続を実現できる。しかし、この場合は回路形成に必要な面積が増加するためコストが増大し、また配線長も増加することで寄生容量が増加するため、集積回路の動作速度が遅くなるという問題がある。
[0007]
 本発明は以上の点に鑑みなされたもので、電気的に接続した回路の形成に必要な面積及びコストを減少させ、かつ、寄生容量・寄生抵抗も減少させたトンネル電界効果トランジスタによる集積回路及びその製造方法を提供することを目的とする。

課題を解決するための手段

[0008]
 前記課題を解決するための手段としては、以下の通りである。即ち、
 <1> 第1のP型領域及び第1のN型領域の一方がソース領域、他方がドレイン領域として動作する第1のトンネル電界効果トランジスタと、第2のP型領域及び第2のN型領域の一方がソース領域、他方がドレイン領域として動作する第2のトンネル電界効果トランジスタとが、同一極性で一つの活性領域に形成されるとともに前記第1のP型領域と前記第2のN型領域とが隣接するように形成され、隣接する前記第1のP型領域と前記第2のN型領域とが金属半導体合金膜により電気的に接続されていることを特徴とするトンネル電界効果トランジスタによる集積回路。
 <2> 前記金属半導体合金膜は、それぞれ半導体層の表面から一定の形成深さで形成され、対向配置される前記第1のP型領域と前記第2のN型領域との間を架け渡すように形成され、かつ、前記半導体層の表面位置から前記第1のP型領域及び前記第2のN型領域の前記形成深さと同じかこれよりも深い深さまで形成されている前記<1>記載のトンネル電界効果トランジスタによる集積回路。
 <3> 前記金属半導体合金膜は、それぞれ半導体層の表面から一定の形成深さで形成され、対向配置される前記第1のP型領域と前記第2のN型領域との間を架け渡すように形成され、かつ、前記半導体層の表面位置から前記第1のP型領域及び前記第2のN型領域の前記形成深さより浅い深さまで形成されている前記<1>記載のトンネル電界効果トランジスタによる集積回路。
 <4> 共通の半導体層上に、第1の絶縁膜の上に第1のゲート電極が積層された第1の積層構造と、第2の絶縁膜の上に第2のゲート電極が積層された第2の積層構造とを互いに離間した位置に形成するゲート電極形成工程と、前記第1の積層構造と前記第2の積層構造との間の前記半導体層の表面において、前記第1の積層構造に隣接して第1のP型領域をP型不純物のイオン注入により形成し、前記第2の積層構造に隣接して第2のN型領域をN型不純物のイオン注入により形成し、前記第1の積層構造に隣接して前記第1のP型領域の反対側の位置の前記半導体層の表面に第1のN型領域を前記N型不純物のイオン注入により形成し、前記第2の積層構造に隣接して前記第2のN型領域の反対側の位置の前記半導体層の表面に第2のP型領域を前記P型不純物のイオン注入により形成するとともに前記第1のP型領域と前記第2のN型領域とが隣接されるように前記第1のP型領域、前記第2のP型領域、前記第1のN型領域及び前記第2のN型領域を形成するイオン注入工程と、前記半導体層上の前記第1の積層構造の両側面に第1のサイドウォールを形成するとともに、前記半導体層上の前記第2の積層構造の両側面に第2のサイドウォールを形成するサイドウォール形成工程と、前記第1のサイドウォールと前記第2のサイドウォールとの間の前記半導体層上に金属膜を形成し、その金属膜を加熱して前記半導体層と反応させて金属半導体合金膜を形成する金属半導体合金膜形成工程と、を含むことを特徴とするトンネル電界効果トランジスタによる集積回路の製造方法。
 <5> 前記金属半導体合金膜形成工程は、それぞれ前記半導体層の表面から一定の形成深さで形成され、対向配置される前記第1のP型領域と前記第2のN型領域との間を架け渡すように前記金属半導体合金膜を形成し、かつ、前記金属半導体合金膜を前記半導体層の表面位置から前記第1のP型領域及び前記第2のN型領域の前記形成深さと同じかこれよりも深い深さまで形成する工程である前記<4>記載のトンネル電界効果トランジスタによる集積回路の製造方法。
 <6> 前記金属半導体合金膜形成工程は、それぞれ前記半導体層の表面から一定の形成深さで形成され、対向配置される前記第1のP型領域と前記第2のN型領域との間を架け渡すように前記金属半導体合金膜を形成し、かつ、前記金属半導体合金膜を前記半導体層の表面位置から前記第1のP型領域及び前記第2のN型領域の前記形成深さよりも浅い深さまで形成する工程である前記<4>記載のトンネル電界効果トランジスタによる集積回路の製造方法。

発明の効果

[0009]
 本発明によれば、2つの活性領域の間を跨ぐように配設された金属配線によって、一方のトンネル電界効果トランジスタのドレイン領域と他方のトンネル電界効果トランジスタのソース領域とを接続する構成に比べて、必要とする面積が小さくなり、コスト削減につながり、また配線による寄生容量・寄生抵抗も削減できる。

図面の簡単な説明

[0010]
[図1] 本発明のトンネル電界効果トランジスタによる集積回路の一実施形態の構造断面図である。
[図2] トンネル電界効果トランジスタの動作説明用のバンド構造の一例を示す図である。
[図3(A)] 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図(その1-1)である。
[図3(B)] 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図(その1-2)である。
[図3(C)] 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図(その1-3)である。
[図3(D)] 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図(その1-4)である。
[図4(A)] 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図(その2-1)である。
[図4(B)] 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図(その2-2)である。
[図5(A)] 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図(その3-1)である。
[図5(B)] 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図(その3-2)である。
[図5(C)] 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図(その3-3)である。
[図6(A)] チタンシリサイド(TiSi)膜の深さ等の他の例の説明用断面図(1)である。
[図6(B)] チタンシリサイド(TiSi)膜の深さ等の他の例の説明用断面図(2)である。
[図7] 本発明の一実施形態のシミュレーション結果を得るための回路図である。
[図8] 図7によるシミュレーション結果を示すゲート電圧対ドレイン電流特性図である。
[図9] 本発明を適用したNAND回路の一例の構成を示す図である。
[図10] 図9に示したNAND回路をより具体的に示す構成図である
[図11] 本発明を適用したインバータ回路の一例の構成を示す図である。

発明を実施するための形態

[0011]
 次に、本発明の実施形態について図面を参照して説明する。
 図1は、本発明に係るトンネル電界効果トランジスタによる集積回路の一実施形態の構造断面図を示す。同図に示す本実施形態のトンネル電界効果トランジスタによる集積回路は、一つの活性領域に形成された同一極性の第1のトンネル電界効果トランジスタ10aと第2のトンネル電界効果トランジスタ10bとが、金属半導体合金膜の一例のチタンシリサイド(TiSi)膜22によって電気的に接続された構成である。
 なお、本明細書において「同一極性」とは、P型トランジスタ及びN型トランジスタのいずれかであるトランジスタ動作特性が2つのトンネル電界効果トランジスタ間で同一であることを示す。
[0012]
 トンネル電界効果トランジスタ(以下、TFETともいう)10a及び10bは、シリコン単結晶層であるSi支持基板11の表面に絶縁膜であるBOX(Buried Oxide)層12と、半導体層を形成するシリコン単結晶(SOI:Silicon-On-Insulator)層13とが積層された構造のウエハを用いて形成されている。第1のTFET10aは、ウエハ内に離間対向してN 領域16a及びP 領域18aが形成されるとともにそれらの間のウエハ表面上に、ゲート絶縁膜14aを介してゲート電極15aが形成された構造である。一方、第2のTFET10bは、ウエハ内に離間対向してN 領域16b及びP 領域18bが形成されるとともにそれらの間のウエハ表面上に、ゲート絶縁膜14bを介してゲート電極15bが形成された構造である。
[0013]
 更に、第1のTFET10aと第2のTFET10bとは同一極性で、隣接する第1のTFET10aのP 領域18aと第2のTFET10bのN 領域16bとは、一方がソース領域のときは他方がドレイン領域であり、これらはTiSi膜22により電気的に接続されている。
[0014]
 ここで、上記のTFET10a及び10bは同一極性であり、例えば共にN型トランジスタとして動作する場合について、図2のバンド構造を示す図とともに説明する。N型トランジスタとして動作する場合、P 領域18a及び18bはソース領域、N 領域16a及び16bはドレイン領域として動作する。すなわち、ゲート電極15a及び15bに正のゲート電圧を印加すると、図2に示すように伝導体がIからIIへ、また価電子帯がIIIからIVに変化して障壁の高さが低下し、矢印101で示すようにトンネル効果によりP型のソース領域から電子102がチャネル領域に輸送され、ドレイン電流となる。
[0015]
 TFET10a及び10bをP型トランジスタとして動作させる場合は、上記とは逆に、P 領域18a及び18bはドレイン領域、N 領域16a及び16bはソース領域として動作させ、ゲート電極15a及び15bに負のゲート電圧を印加するとN型ソース領域からP型ドレイン領域方向へトンネル効果によりホールが輸送され、ドレイン電流となる。なお、説明の便宜上、TFETをN型トランジスタとして動作させるときは正のゲート電圧を印加し、P型トランジスタとして動作させるときは負のゲート電圧を印加すると説明したが、実際の回路では、ソース電圧が低い(ドレイン電圧が高い)ときN型トランジスタとして動作させ、ソース電圧が高い(ドレイン電圧が低い)ときP型トランジスタとして動作させることができ、P型・N型のトランジスタ動作をゲート電圧の正負に限らず選択させることができる。
[0016]
 図1に戻って説明する。本実施形態のトンネル電界効果トランジスタによる集積回路は、SOI基板1つの活性領域に形成された第1のTFET10aのP 領域18aと第2のTFET10bのN 領域16bとが、これらが隣接する境界部分を含むP 領域18aとN 領域16bの一部の領域範囲(具体的にはP 領域18aとN 領域16bとが形成されている領域のうち、サイドウォール20a及び20bの間の位置における基板表面領域)で、かつ、P 領域18aとN 領域16bの深さより深い深さに形成されたTiSi膜22により接続されて、TFET10a及び10bの電気的な接続が実現されている。
[0017]
 本実施形態によれば、2個のTFET10a及び10bが同一極性で1つの活性領域に形成されるとともにP 領域18aとN 領域16bとが隣接するように形成され、隣接するP 領域18aとN 領域16bとがTiSi膜22により電気的に接続されているため、2つの活性領域の間を跨ぐように配設された金属配線によって、2個のTFETを電気的に接続する構成に比べて、必要とする面積が小さくなり、コスト削減につながり、また配線による寄生容量・寄生抵抗が削減されることで高性能化も図れる。なお、TiSi膜22は、深さが図1に示す例では、隣接するP 領域18aとN 領域16bのそれぞれの深さよりも深く形成されている。これは、P 領域18aとN 領域16bとの間にTiSi膜22を介在させることで、PN接合間に流れる意図しないリーク電流の発生を効果的に防止するためである。
[0018]
 次に、本発明に係るトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態について説明する。
 図3~図5は、本発明に係るトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子の構造断面図を示す。なお、図1と同一構造部分には同一符号を付してある。まず、図3(A)に示すように、Si支持基板11の表面に厚さ145nmのBOX層12と、厚さ50nmのP型の濃度1×10 15cm -3のSOI層13とが積層された構造のウエハ(以下、SOI基板ともいう)を用意する。このSOI基板の全体の厚さは例えば525μmである。
[0019]
 続いて、上記SOI基板の表面を例えばフッ酸で洗浄した後、酸素雰囲気下で加熱し、厚さ1.0nm程度の二酸化シリコン(SiO )層を形成する。更にその上に原子層堆積法(Atomic Layer Deposition;ALD)によってHfO 膜を堆積し、図3(B)に示すように全体としてそれら2種の酸化膜による絶縁膜14を形成する。
[0020]
 続いて、例えばスパッタ法を適用して絶縁膜14上に窒化タンタル(TaN)膜を10nm程度堆積した後、その上にポリシリコン膜を50nm程度堆積して、図3(C)に示すように2層型のいわゆるMIPS(Metal Inserted Poly Silicon)型電極膜15を形成する。
[0021]
 続いて、例えば膜厚1μm程度のレジスト膜とiステッパを利用してゲート作成位置を画定し、それ以外の絶縁膜14及び電極膜15の不要部を反応性イオンエッチング(Reactive Ion Etching;RIE)により除去して、図3(D)に示すように、第1のトランジスタ用のゲート絶縁膜14a及びゲート電極15aの積層部分を形成すると同時に、第2のトランジスタ用のゲート絶縁膜14b及びゲート電極15bの積層部分を形成する。
[0022]
 続いて、図4(A)に示すように、レジスト膜17及びiステッパを利用して素子表面上のN 領域を形成する活性領域以外を保護膜として覆った状態で、N型不純物の一例として砒素(As )を上方から活性領域にイオン注入してN 領域16a及び16bを形成する。As のイオン注入条件としては、例えば加速エネルギー5keV、ドーズ量2×10 15cm -2程度が考えられる。As イオン注入後、レジスト膜17はアッシングプロセスを行った後、SPM洗浄(硫酸・過酸化水素混合液による洗浄)を行うことで除去される。
[0023]
 続いて、図4(B)に示すように、レジスト膜19及びiステッパを利用して素子表面上のP 領域を形成する活性領域以外を保護膜として覆った状態で、P型不純物の一例として二フッ化ほう素(BF )を上方から活性領域にイオン注入してP 領域18a及び18bを形成する。イオン注入条件としては、例えば加速エネルギー5keV、ドーズ量2×10 15cm -2程度が考えられる。イオン注入後、レジスト膜19はアッシングプロセスを行った後、SPM洗浄(硫酸・過酸化水素混合液による洗浄)を行うことで除去される。
[0024]
 続いて、図5(A)に示すように、N 領域16a及びP 領域18aとゲート電極15aとの間の絶縁と、並びにN 領域16b及びP 領域18bとゲート電極15bとの間の絶縁をそれぞれ担保するために、図4(B)に示した断面構造からレジスト膜19を除去した後の素子表面上にサイドウォール20a及び20bを形成する。サイドウォール20a及び20bの形成方法としては、例えば化学気相堆積(Chemical Vapor Deposition:CVD)法によって二酸化シリコン(SiO )を素子表面上に20nm程度堆積し、それをRIE法によって同じ厚さ分エッチングすることで形成する方法がある。
[0025]
 続いて、図5(B)に示すように、図5(A)に示した素子の表面に、例えばスパッタ法を適用してチタン(Ti)を50nm程度堆積したTi膜21を形成する。最後に、図5(C)に示すように、金属半導体合金膜の一例であるチタンシリサイド(TiSi)膜22をサイドウォール20a及び20bで保護されていないN 領域16a及び16bとP 領域18a及び18bの部分に形成すると共に、Ti膜21の不要部分を除去する。
[0026]
 上記のTiSi膜22を形成する方法としては、例えば図5(B)に示したTi膜21を形成した素子を窒素雰囲気下、500℃で1分程度加熱することで、Ti膜21とSOI層13のシリコン部とを反応させる方法がある。この方法において、加熱時間を5分程度とすると、TiSi膜22の深さがBOX層12まで到達し、より良い構造を作製することができる。サイドウォール20a及び20b上のTi膜21の未反応部分は、その後除去する。除去は、例えば塩酸によるエッチングで実現される。なお、ゲート電極15a及び15bがポリシリコンであった場合、上記加熱工程でTiと反応してゲート電極にもチタンシリサイドが形成されるが実用上は問題ない。
[0027]
 このようにして、図5(C)に示すように、図1と共に説明した構造と同じ、隣接する第1のTFET10aのP 領域18aと第2のTFET10bのN 領域16bとがTiSi膜22により電気的に接続される2つのTFETを含む集積回路の製造が行われる。また、このように製造される集積回路では、電気接続に用いられるTiSi膜22をSOI層13(半導体層)中のシリコンを利用して形成することができるため、更なるコスト減等を期待することができる。
[0028]
 なお、TiSi膜22の深さは、SOI基板のような絶縁膜上半導体基板を用いるときには、図1及び図5(C)に示したようにBOX層12の表面に到達することが望ましい。また、図6(B)に示すように、絶縁膜上半導体基板ではない、いわゆるバルク基板24を用いる場合、形成するTiSi膜は図6(B)に25で示すようにN 領域16a及び16bとP 領域18a及び18bの深さよりも深い位置まで形成することが望ましい。これらは、P 領域18aとN 領域16bとの間にTiSi膜22を介在させることで、PN接合に流れる意図しないリーク電流の発生を効果的に防ぐためである。しかし、図6(A)に23で示すように、TiSi膜はN 領域16a及び16bとP 領域18a及び18bの深さよりも浅い位置までしか到達しない深さであっても、電気的な接続という所期の役割を果たすことはできる。また、バルク基板24では、P 領域18aとN 領域16bとの間に深層側でPN接合が形成されても、P 領域18aとN 領域16bと表層側よりも前記深層側の方がイオン注入濃度が低くなることに由来して、前記PN接合の空乏層領域が大きくなり易いことから、前記リーク電流の発生が抑制され易く、TiSi膜を前記深層まで形成すると、却ってコスト高等のデメリットを生じさせることがある。
[0029]
 次に、本実施形態のシミュレーション結果について説明する。
 図7は、本実施形態のシミュレーション結果を得るための回路図を示す。同図において、第1のTFET31aはゲート電極32a、N 領域33a及びP 領域34aを有し、第2のTFET31bはゲート電極32b、N 領域33b及びP 領域34bを有する。更に、それらN 領域33a及び33bと、P 領域34a及び34bとの上部から所定の深さにわたって図7にハッチングを付して模式的に示すように、図1、図5(C)に示したような金属半導体合金膜の一例のTiSi膜35が形成されている。また、第1のTFET31aのP 領域34aと、第2のTFET31bのN 領域33bとがTiSi膜35により電気的に接続されており、TFET31a及び31bは電気的に接続されている。
[0030]
 ここでは、2つのTFET31a及び31bをP型トランジスタとして動作させることとし、ゲート電極32aに負のゲート電圧V G1を印加し、ゲート電極32bに負のゲート電圧V G2を印加し、更にTiSi部35に負のドレイン電圧V を印加する。ここで、V G1=V G2、V =-2.0Vの条件で、ゲート電圧V G1及びV G2をそれぞれ0Vから負方向へ徐々に大に変化させると、図8に示すようなゲート電圧対ドレイン電流のシミュレーション結果が得られた。
[0031]
 このシミュレーション結果によれば、ゲート電圧V G1及びV G2が共に-2.3V付近を負方向に越えたところで2つのTFET31a及び31bがオンになり、ドレイン電流が流れている。すなわち、TFET31a及び31bのオン時には、P 領域34a及び34bはドレイン領域、N 領域33a及び33bはソース領域として動作し、N型ソース領域からP型ドレイン領域方向へトンネル効果によりドレイン電流が流れることが確認された。つまり、2つのTFET31a及び31bは電気的に接続されていることが確認された。もし、P 領域34aとN 領域33bがTiSi膜35により電気的に接続されていないときには、2つのTFET31a及び31bはオンせず、ドレイン電流は流れない。
[0032]
 なお、本発明は以上の実施形態に限定されるものではなく、例えば本実施形態の電気的に接続されたTFETはゲート電極に正のゲート電圧を印加することで(あるいは、ソース電圧を低く、ドレイン電圧を高くすることで)N型トランジスタとして動作させることもできる。また、同様にして3つ以上のTFETを電気的に接続することもできる。更に、チタンシリサイド膜22、35は金属半導体合金膜の一例であり、その材料は他の例も可能である。例えば、チャネル材料(半導体層形成材料)としては、シリコン、ゲルマニウム、III-V族半導体等を用いることができ、前記チャネル材料がシリコンの場合は、Ti以外にニッケル(Ni)、コバルト(Co)、白金(Pt)、タングステン(W)、モリブデン(Mo)、タンタル(Ta)などとのシリサイドを用いることができる。また、前記チャネル材料がゲルマニウムの場合はNiやTiとのゲルマニウム合金を用いることができ、更に前記チャネル材料がIII-V族半導体の場合はNiなどとのIII-V族半導体合金を用いることができる。
[0033]
 (応用例)
 本発明では、2つのTFETの隣接する互いに導電型が異なるソース領域とドレイン領域とを金属半導体合金で電気的に接続することを可能としたので、各種の論理回路に応用できる。図9は、本発明を適用したNAND回路の一例の構成を示す。図9において、符号41は2つのTFETの並列回路、符号42は別の2つのTFETの直列回路であり、符号43及び44はゲート電極である。また、図9において、「P」で示したP領域及び「N」で示したN領域の上部には実施形態で説明したような所定の深さの金属半導体合金(図示せず)が形成されている。更に、ドレイン電圧V DDは高電圧、ソース電圧V SSは低電圧に設定されており、並列回路41を構成する2つのTFETはP型TFETとして動作し、直列回路42を構成する2つのTFETはN型TFETとして動作する。
[0034]
 図10は、図9に示したNAND回路をより具体的に示す構成図である。同図中、図9と同一構成部分には同一符号を付してある。図10において、並列回路41では、第1のTFET51及び第2のTFET52のソース領域となるN領域同士が接続され、ドレイン領域となるP領域同士が接続され、かつ、出力端子に接続されている。第1のTFET51のゲート電極には入力電圧Aが印加され、第2のTFET52のゲート電極には入力電圧Bが印加される。また、TFET51及び52の各N領域には高電圧の電源電圧V DDが印加され、TFET51及び52の各P領域には直列回路42を通してV DDよりも低い電源電圧V SSが印加されている。これにより、並列回路41を構成するTFET51及び52は、ソース側の電圧V DDがドレイン側の電圧よりも高いため、それぞれP型のTFETとして動作する。
[0035]
 一方、図10において、直列回路42では、第3のTFET53のソース領域となるP領域と第4のTFET54のドレイン領域となるN領域とが前述した実施例のように金属半導体合金により電気的に接続されている。第3のTFET53はドレイン領域となるN領域が上記TFET51及び52の各P領域に前述した実施例のように金属半導体合金により電気的に接続され、かつ、出力端子に接続され、ゲート電極に入力電圧Bが印加される。第4のTFET54はソース領域となるP領域にV DDより低電圧の電源電圧V SSがソース電圧として印加され、ゲート電極に入力電圧Aが印加される。これにより、直列回路42を構成するTFET53及び54は、TFET53のN領域に印加されるドレイン側の電圧の方が、TFET54のソース側の電圧V SSよりも高いため、それぞれN型のTFETとして動作する。
[0036]
 このように、第1のTFET51と第4のTFET54とは共に入力電圧Aが印加される共通のゲート電極(図9の43)を有しているが、第1のTFET51はP型のTFETとして動作し、第4のTFET54はN型のTFETとして動作する。一方、第2のTFET52と第3のTFET53とは共に入力電圧Bが印加される共通のゲート電極(図9の44)を有しているが、第2のTFET52はP型のTFETとして動作し、第3のTFET53はN型のTFETとして動作する。
[0037]
 図11は、本発明を適用したインバータ回路の一例の構成を示す。図11に示すインバータ回路は、N領域61とP領域62とゲート電極65とを有する第1のTFETと、N領域63とP領域64とゲート電極65とを有する第2のTFETとからなり、少なくとも隣接するP領域62及びN領域63の上部には実施形態で説明したような所定の深さの金属半導体合金(図示せず)が共通に形成されて、P領域62及びN領域63を電気的に接続している。
[0038]
 ここで、N領域61に印加される電源電圧V DDは、P領域64に印加される電源電圧V SSよりも高く設定されている。このため、第1のTFETと第2のTFETとはゲート電極65が共通であるが、第1のTFETはN領域61をソース領域とし、P領域をドレイン領域とするP型のTFETとして動作し、第2のTFETはN領域63をドレイン領域とし、P領域64をソース領域とするN型のTFETとして動作する。これにより、ゲート電極65が共通に設けられた2つのTFETのゲートに印加された入力電圧V INは極性が反転されて、P領域62及びN領域63の上部に共通に形成された金属半導体合金(図示せず)から出力電圧V OUTとして出力される。

符号の説明

[0039]
10a、10b、31a、31b トンネル電界効果トランジスタ(TFET)
11 Si支持基板
12 BOX層
13 SOI層
14 絶縁膜
14a、14b ゲート絶縁膜
15 電極膜
15a、15b、43、44、65 ゲート電極
16a、16b、33a、33b  N 領域
18a、18b、34a、34b  P 領域
20a、20b サイドウォール
21 チタン(Ti)膜
22、23、25、35 チタンシリサイド(TiSi)膜
24 バルク基板
41 並列回路
42 直列回路
51、52 P型トランジスタとして動作するトンネル電界効果トランジスタ(TFET)
53、54 N型トランジスタとして動作するトンネル電界効果トランジスタ(TFET)
61、63 N領域
62、64 P領域

請求の範囲

[請求項1]
 第1のP型領域及び第1のN型領域の一方がソース領域、他方がドレイン領域として動作する第1のトンネル電界効果トランジスタと、第2のP型領域及び第2のN型領域の一方がソース領域、他方がドレイン領域として動作する第2のトンネル電界効果トランジスタとが、同一極性で一つの活性領域に形成されるとともに前記第1のP型領域と前記第2のN型領域とが隣接するように形成され、隣接する前記第1のP型領域と前記第2のN型領域とが金属半導体合金膜により電気的に接続されていることを特徴とするトンネル電界効果トランジスタによる集積回路。
[請求項2]
 前記金属半導体合金膜は、それぞれ半導体層の表面から一定の形成深さで形成され、対向配置される前記第1のP型領域と前記第2のN型領域との間を架け渡すように形成され、かつ、前記半導体層の表面位置から前記第1のP型領域及び前記第2のN型領域の前記形成深さと同じかこれよりも深い深さまで形成されている請求項1記載のトンネル電界効果トランジスタによる集積回路。
[請求項3]
 前記金属半導体合金膜は、それぞれ半導体層の表面から一定の形成深さで形成され、対向配置される前記第1のP型領域と前記第2のN型領域との間を架け渡すように形成され、かつ、前記半導体層の表面位置から前記第1のP型領域及び前記第2のN型領域の前記形成深さより浅い深さまで形成されている請求項1記載のトンネル電界効果トランジスタによる集積回路。
[請求項4]
 共通の半導体層上に、第1の絶縁膜の上に第1のゲート電極が積層された第1の積層構造と、第2の絶縁膜の上に第2のゲート電極が積層された第2の積層構造とを互いに離間した位置に形成するゲート電極形成工程と、
 前記第1の積層構造と前記第2の積層構造との間の前記半導体層の表面において、前記第1の積層構造に隣接して第1のP型領域をP型不純物のイオン注入により形成し、前記第2の積層構造に隣接して第2のN型領域をN型不純物のイオン注入により形成し、前記第1の積層構造に隣接して前記第1のP型領域の反対側の位置の前記半導体層の表面に第1のN型領域を前記N型不純物のイオン注入により形成し、前記第2の積層構造に隣接して前記第2のN型領域の反対側の位置の前記半導体層の表面に第2のP型領域を前記P型不純物のイオン注入により形成するとともに前記第1のP型領域と前記第2のN型領域とが隣接されるように前記第1のP型領域、前記第2のP型領域、前記第1のN型領域及び前記第2のN型領域を形成するイオン注入工程と、
 前記半導体層上の前記第1の積層構造の両側面に第1のサイドウォールを形成するとともに、前記半導体層上の前記第2の積層構造の両側面に第2のサイドウォールを形成するサイドウォール形成工程と、
 前記第1のサイドウォールと前記第2のサイドウォールとの間の前記半導体層上に金属膜を形成し、その金属膜を加熱して前記半導体層と反応させて金属半導体合金膜を形成する金属半導体合金膜形成工程と、
 を含むことを特徴とするトンネル電界効果トランジスタによる集積回路の製造方法。
[請求項5]
 前記金属半導体合金膜形成工程は、それぞれ前記半導体層の表面から一定の形成深さで形成され、対向配置される前記第1のP型領域と前記第2のN型領域との間を架け渡すように前記金属半導体合金膜を形成し、かつ、前記金属半導体合金膜を前記半導体層の表面位置から前記第1のP型領域及び前記第2のN型領域の前記形成深さと同じかこれよりも深い深さまで形成する工程である請求項4記載のトンネル電界効果トランジスタによる集積回路の製造方法。
[請求項6]
 前記金属半導体合金膜形成工程は、それぞれ前記半導体層の表面から一定の形成深さで形成され、対向配置される前記第1のP型領域と前記第2のN型領域との間を架け渡すように前記金属半導体合金膜を形成し、かつ、前記金属半導体合金膜を前記半導体層の表面位置から前記第1のP型領域及び前記第2のN型領域の前記形成深さよりも浅い深さまで形成する工程である請求項4記載のトンネル電界効果トランジスタによる集積回路の製造方法。

図面

[ 図 1]

[ 図 2]

[ 図 3(A)]

[ 図 3(B)]

[ 図 3(C)]

[ 図 3(D)]

[ 図 4(A)]

[ 図 4(B)]

[ 図 5(A)]

[ 図 5(B)]

[ 図 5(C)]

[ 図 6(A)]

[ 図 6(B)]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]