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1. (WO2015136659) 位相同期ループ回路及び注入同期型分周器の周波数調整方法
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2015/136659 国際出願番号: PCT/JP2014/056623
国際公開日: 17.09.2015 国際出願日: 13.03.2014
IPC:
H03L 7/08 (2006.01) ,H03K 23/58 (2006.01)
H 電気
03
基本電子回路
L
電子的振動またはパルス発生器の自動制御,起動,同期または安定化
7
周波数または位相の自動制御;同期
06
周波数または位相ロックループに加えられる基準信号を用いるもの
08
位相ロックループの細部
H 電気
03
基本電子回路
K
パルス技術
23
計数連鎖を包含するパルス計数器;計数連鎖を包含する周波数分割器
58
ゲートまたはクロック信号がすべての段には印加されないもの,すなわち,非同期形計数器
出願人:
三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 東京都千代田区丸の内二丁目7番3号 7-3, Marunouchi 2-chome,Chiyoda-ku, Tokyo 1008310, JP
発明者:
中井 貴之 NAKAI, Takayuki; JP
代理人:
溝井 章司 MIZOI, Shoji; 神奈川県鎌倉市大船二丁目17番10号 NTA大船ビル3階 溝井国際特許事務所 MIZOI INTERNATIONAL PATENT FIRM, NTA Ofuna Building 3rd floor, 17-10, Ofuna 2-chome, Kamakura-shi, Kanagawa 2470056, JP
優先権情報:
発明の名称: (EN) PHASE-LOCKED LOOP CIRCUIT AND FREQUENCY ADJUSTMENT METHOD FOR INJECTION-LOCKED FREQUENCY DIVIDER
(FR) CIRCUIT DE BOUCLE À VERROUILLAGE DE PHASE ET PROCÉDÉ DE RÉGLAGE DE FRÉQUENCE POUR UN DIVISEUR DE FRÉQUENCE À VERROUILLAGE PAR INJECTION
(JA) 位相同期ループ回路及び注入同期型分周器の周波数調整方法
要約:
(EN) In a PLL circuit (1001), first of all, an output voltage (Vtune) of an LPF (50) is coupled to an ILFD (10(n)), whereby the ILFD (10(n)) becomes an oscillator. The ILFD (10(n)), a DIV (20), a PFD (30), a CP (40) and the LPF (50) form a PLLn, and a lock operation starts. After a lapse of a given time, the output frequency of the ILFD (10(n)) converges to a given value and the PLLn becomes locked. After the PLLn becomes locked, a sample and hold circuit SH (70(n)) holds the loop filter output voltage (Vtune) at a current time, and a frequency adjustment of the ILFD (10(n)) is completed. Similar frequency adjustments are sequentially implemented for ILFD (10(n − 1)) to ILFD (10(1)).
(FR) Dans un circuit de boucle à verrouillage de phase (PLL) (1001), tout d'abord, une tension de sortie (Vaccord) d'un filtre passe-bas (LPF) (50) est couplée à un diviseur de fréquence à verrouillage par injection (ILFD) (10(n)), moyennant quoi l'ILFD (10(n)) devient un oscillateur. L'ILFD (10(n)), un diviseur (DIV) (20), un détecteur de phase/fréquence (PFD) (30), une pompe de charge (CP) (40) et le LPF (50) forment une PLLn, et une opération de verrouillage démarre. Après un laps de temps donné, la fréquence de sortie de l'ILFD (10(n)) converge vers une valeur donnée et la PLLn devient verrouillée. Après que la PLLn devient verrouillée, un circuit d'échantillonnage et de maintien (SH) (70(n)) maintient la tension de sortie de filtre de boucle (Vaccord) à un temps courant, et un réglage de fréquence de l'ILFD (10(n)) est obtenu. Des réglages de fréquence similaires sont séquentiellement mis en œuvre pour ILFD (10(n− 1)) à ILFD (10(1)).
(JA)  PLL回路(1001)では、まず、ILFD(10(n))にLPF(50)の出力電圧Vtuneが接続され、ILFD(10(n))が発振器となる。ILFD(10(n))、DIV(20)、PFD(30)、CP(40)、LPF(50)がPLLnを構成し、ロック動作が開始する。PLLnは所定時間が経過すると、ILFD(10(n))の出力周波数がある一定値に収束し、ロック状態となる。ロック状態となった後に、その時点でのループフィルタ出力電圧Vtuneをサンプルホールド回路SH(70(n))が保持し、ILFD(10(n))の周波数調整が完了する。順次、ILFD(10(n-1))~ILFD(10(1))に、同様の周波数調整が実施される。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
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アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
US20160336944JPWO2015136659