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1. (WO2015132934) 情報処理装置および情報処理方法
Document

明 細 書

発明の名称 情報処理装置および情報処理方法

技術分野

0001  

背景技術

0002   0003  

先行技術文献

特許文献

0004  

発明の概要

発明が解決しようとする課題

0005   0006   0007   0008  

課題を解決するための手段

0009  

発明の効果

0010   0011  

図面の簡単な説明

0012  

発明を実施するための形態

0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147  

符号の説明

0148  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17  

明 細 書

発明の名称 : 情報処理装置および情報処理方法

技術分野

[0001]
 本発明は、情報処理装置および情報処理方法に関するものである。

背景技術

[0002]
 近年、LSI(Large Scale Integrated circuit)の微細化、高速化に伴いLSIが誤動作する事例が散見されている。この原因としては、回路が不可逆的に破壊されたハードエラー、中性子線の照射によるソフトエラー、LSI動作時に発生する電源ノイズ、または信号ノイズなどによるノイズ起因がある。
[0003]
 なお、従来、第1記憶部から第2記憶部へとプログラムをロードして命令を実行するCPUと、CPUによる前記第2記憶部からの命令フェッチの対象データの前記第2記憶部におけるアドレスを格納する第1レジスタと、CPUによる前記第2記憶部からの命令フェッチ又はオペランドフェッチの対象データのエラーを検出するエラー検出部と、前記エラー検出部によりエラーが検出されると、前記第1レジスタのアドレスをホールドし、当該第1レジスタに格納されたアドレスで示される命令をCPUに再実行させる再実行部と、前記再実行部によりCPUにおいて命令が再実行された結果、再度エラーが検出されたときに、エラー内容がソフトエラー又はハードエラーのいずれであるかを判定する判定部と、前記判定部によりエラー内容がソフトエラーと判定され、かつ、エラーが検出されたデータが命令フェッチの対象データであったとき、少なくとも前記第1レジスタに格納されたアドレスで示される命令フェッチの対象データを前記第1記憶部からロードして前記第2記憶部のデータを修復し、当該アドレスで示される命令をCPUにさらに再実行させるソフトエラー処理部と、を備えた情報処理装置が提案されている(例えば、特許文献1参照)。

先行技術文献

特許文献

[0004]
特許文献1 : 国際公開番号WO2010/109631

発明の概要

発明が解決しようとする課題

[0005]
 ところで、例えば、上記のようなLSIを搭載した製品が、フィールド上で誤動作を起こした場合、その誤動作の原因を特定する必要がある。
[0006]
 しかし、LSIの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することは困難であるという問題がある。
[0007]
 例えば、電源ノイズ等の電源異常による誤動作およびソフトエラーによる誤動作は、再現しにくい間欠的な事象であるため、LSIの誤動作の原因が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することは困難である。
[0008]
 そこで本発明は、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することができる技術を提供することを目的とする。

課題を解決するための手段

[0009]
 本願は、上記課題の少なくとも一部を解決する手段を複数含んでいるが、その例を挙げるならば、以下の通りである。上記課題を解決すべく、本発明に係る情報処理装置は、論理回路に供給される電源電圧の異常を検出する電源異常検出部と、前記論理回路の論理異常を検出する論理異常検出部と、カウント値を出力するカウンタ部と、前記電源異常検出部によって前記電源電圧の異常が検出されたとき前記カウンタ部から出力されたカウント値を記憶し、前記論理異常検出部によって前記論理異常が検出されたとき前記カウンタ部から出力されたカウント値を記憶するカウント値記憶部と、を有する。

発明の効果

[0010]
 本発明によれば、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することができる。
[0011]
 上記した以外の課題、構成、および効果は、以下の実施形態の説明により明らかにされる。

図面の簡単な説明

[0012]
[図1] 第1の実施形態に係る情報処理装置の構成例を示した図である。
[図2] 情報処理装置の動作を説明する図である。
[図3] 電源異常検出部の回路例を示した図である。
[図4] カウント値記憶部の回路例を示した図である。
[図5] 第2の実施の形態に係る情報処理装置の構成例を示した図である。
[図6] 波形記憶部の回路例を示した図である。
[図7] 論理異常の検出に応じて、電源電圧の波形を記憶する場合の情報処理装置の構成例を示した図である。
[図8] 第3の実施形態に係る情報処理装置の構成例を示した図である。
[図9] 第4の実施形態に係る情報処理装置の構成例を示した図である。
[図10] 図9の情報処理装置の適用例を示した図である。
[図11] 半導体チップの電位変動を説明する図である。
[図12] 電源異常検出部および論理異常検出部の他の実装例を示した図である。
[図13] 第5の実施の形態に係る情報処理装置が適用された半導体チップを示した図である。
[図14] CPUコア回路ブロックの構成例を示した図である。
[図15] 制御部の動作例を示したフローチャートである。
[図16] 第6の実施の形態に係る情報処理装置の構成例を示した図である。
[図17] 解析装置の表示装置に表示される画面例を示した図である。

発明を実施するための形態

[0013]
 [第1の実施の形態]
 図1は、第1の実施形態に係る情報処理装置の構成例を示した図である。図1に示すように、情報処理装置10は、電源異常検出部11と、論理異常検出部12と、カウンタ部13と、カウント値記憶部14とを有している。図1に示す情報処理装置10は、例えば、ASIC(Application Specific Integrated Circuit)やFPGA(Field Programmable Gate Array)などの半導体チップ内(例えば、LSI内)に実装される。
[0014]
 電源異常検出部11は、半導体チップ内の論理回路に供給される電源電圧の異常を検出する。例えば、電源異常検出部11は、論理回路に供給される電源電圧が所定の閾値より大きくなった場合、電源電圧の異常を検出する。電源異常検出部11は、論理回路に供給される電源電圧の異常を検出すると、電源異常検出信号をカウント値記憶部14に出力する。なお、半導体チップ内の論理回路には、例えば、メモリ回路やCPUコア回路などがある。
[0015]
 論理異常検出部12は、半導体チップ内の論理回路の論理異常を検出する。例えば、論理異常検出部12は、論理回路の論理情報の反転(ビット反転)などを監視して、論理回路の論理異常を検出する。論理異常検出部12は、論理回路の異常を検出すると、論理異常検出信号をカウント値記憶部14に出力する。
[0016]
 論理異常検出部12は、例えば、論理回路の論理の誤りを検出して訂正するECC(Error Correcting Code)回路やパリティチェック回路などで実現することができる。または、論理異常検出部12は、レシーバの信号復調における信号伝送誤り検出回路などで実現することができる。
[0017]
 カウンタ部13は、カウント値をカウントし、カウントしているカウント値をカウント値記憶部14に出力する。
[0018]
 カウント値記憶部14は、電源異常検出部11によって電源異常が検出されたとき、カウンタ部13から出力されているカウント値を記憶する。また、カウント値記憶部14は、論理異常検出部12によって論理異常が検出されたとき、カウンタ部13から出力されているカウント値を記憶する。すなわち、カウント値記憶部14は、電源異常検出部11から電源異常検出信号が出力されたとき、カウンタ部13から出力されているカウント値を記憶し、論理異常検出部12から論理異常検出信号が出力されたとき、カウンタ部13から出力されているカウント値を記憶する。
[0019]
 図2は、情報処理装置の動作を説明する図である。図2に示す「Verr」は、電源異常検出部11から出力される電源異常検出信号を示している。「Lerr」は、論理異常検出部12から出力される論理異常検出信号を示している。「カウント値」は、カウンタ部13から出力されるカウント値を示している。図2に示す3つの右方向矢印(横軸)は、時間軸を示している。
[0020]
 電源異常検出部11は、半導体チップ内の論理回路に供給されている電源電圧に異常が発生すると、図2の矢印A1に示すような、電源異常検出信号(電源電圧に異常が発生したことを示すフラグ信号)を出力する。また、論理異常検出部12は、論理回路に論理異常が発生すると、図2の矢印A2a,A2bに示すような、論理異常検出信号(論理異常が発生したことを示すフラグ信号)を出力する。
[0021]
 カウント値記憶部14は、電源異常検出部11から電源異常検出信号が出力されると、カウンタ部13から出力されているカウント値を記憶する。例えば、矢印A1に示す電源異常検出信号が、電源異常検出部11から出力されたとき、カウンタ部13から出力されているカウント値が「t1」であったとする。この場合、カウント値記憶部14は、カウント値「t1」を記憶する。
[0022]
 また、カウント値記憶部14は、論理異常検出部12から論理異常検出信号が出力されると、カウンタ部13から出力されているカウント値を記憶する。例えば、矢印A2aに示す論理異常検出信号が、論理異常検出部12から出力されたとき、カウンタ部13から出力されているカウント値が「t2」であったとする。この場合、カウント値記憶部14は、カウント値「t2」を記憶する。また、矢印A2bに示す論理異常検出信号が、論理異常検出部12から出力されたとき、カウンタ部13から出力されているカウント値が「t3」であったとする。この場合、カウント値記憶部14は、カウント値「t3」を記憶する。
[0023]
 ここで、半導体チップの論理回路の誤動作が、電源ノイズなどによる電源異常に起因するものであれば、論理回路の誤動作と電源電圧異常とがほぼ同時に発生すると考えられる。また、論理回路の誤動作が、ソフトエラーに起因するものであれば、論理回路の誤動作と電源電圧異常とは同時に発生しないと考えられる。すなわち、電源異常検出信号が出力されたときのカウント値と、論理異常検出信号が出力されたときのカウント値とを比較することによって、論理回路の誤動作が、電源異常によるものか、またはソフトエラーによるものか判断することができる。
[0024]
 例えば、電源異常が検出されたときのカウント値と、論理異常が検出されたときのカウント値との差が、所定の範囲内にある場合、論理回路の誤動作と電源電圧異常とがほぼ同時に発生していると考えられ、論理回路の論理異常は、電源異常によって生じたものであると判断することができる。具体的には、図2に示すカウント値「t1」,「t2」の差が、所定の範囲内にある場合、矢印A2aに示す論理異常は、電源異常に起因するものと判断することができる。
[0025]
 一方、電源異常が検出されたときのカウント値と、論理異常が検出されたときのカウント値との差が、所定の範囲内にない場合、論理回路の誤動作と電源電圧異常とがほぼ同時に発生していないと考えられ、論理回路の論理異常は、ソフトエラーによって生じたものであると判断することができる。具体的には、図2の矢印A2bに示す論理異常は、カウント値「t3」と、所定の範囲内にある電源異常のカウント値がないため、ソフトエラーによるものと判断することができる。
[0026]
 なお、カウント値記憶部14に記憶されたカウント値は、例えば、外部のパーソナルコンピュータなどの解析装置(図示略)に出力される。例えば、情報処理装置10を実装した半導体チップを搭載した電子機器は、USB(Universal Serial Bus)やイーサネット(登録商標)などのケーブルを介して、解析装置に接続される。そして、カウント値記憶部14に記憶されたカウント値は、情報処理装置10を実装した半導体チップの出力端子、その出力端子と配線によって接続されたUSBやイーサネットなどのコネクタ、およびそのコネクタに接続されたUSBやイーサネットなどのケーブルを介して、解析装置に出力される。また、情報処理装置10を実装した半導体チップを搭載した電子機器は、無線によって、解析装置にカウント値を送信してもよい。
[0027]
 解析装置は、例えば、情報処理装置10から受信した、電源異常が検出されたときのカウント値と、論理異常が検出されたときのカウント値とを表示装置に表示する。これにより、ユーザは、半導体チップ、または半導体チップを搭載した電子機器の誤動作が、電源異常によるものか、ソフトエラーによるものかを判断することができる。
[0028]
 図3は、電源異常検出部の回路例を示した図である。図3に示すように、電源異常検出部11は、比較器21およびFF(Flip Flop)22を有している。
[0029]
 比較器21には、論理回路に供給されている電源電圧と、閾値電圧Vthとが入力される。閾値電圧Vthは、例えば、電源電圧の上限値である。比較器21は、電源電圧が閾値電圧Vthを超えている間、例えば、「H状態」の信号を出力し、電源電圧が閾値電圧Vth以下になると、例えば、「L状態」の信号を出力する。
[0030]
 FF22には、比較器21の比較結果とクロックCLKとが入力される。クロックCLKには、例えば、半導体チップのシステムクロックを用いる。
[0031]
 FF22は、クロックCLKに同期して、ワンショットパルスの電源異常検出信号を出力する。例えば、電源異常検出部11は、電源電圧が閾値電圧Vthを超えると、図2の矢印A1に示すような、1つのパルス信号(フラグ信号)を出力し、その後も電源電圧が閾値電圧Vthを超えていても、パルスを出力し続けない。そして、電源異常検出部11は、電源電圧が閾値電圧Vth以下になり、次に電源電圧が閾値電圧Vthを超えると、1つのパルス信号を出力する。
[0032]
 図4は、カウント値記憶部の回路例を示した図である。図4には、カウンタ部13も示してある。図4に示すように、カウント値記憶部14は、レジスタ31,32を有している。
[0033]
 レジスタ31には、電源異常検出部11から出力される電源異常検出信号と、カウンタ部13から出力されるカウント値とが入力される。レジスタ31は、電源異常検出部11から電源異常検出信号が出力されると、カウンタ部13から出力されているカウント値を記憶する。
[0034]
 レジスタ32には、論理異常検出部12から出力される論理異常検出信号と、カウンタ部13から出力されるカウント値とが入力される。レジスタ32は、論理異常検出部12から論理異常検出信号が出力されると、カウンタ部13から出力されているカウント値を記憶する。
[0035]
 レジスタ31,32には、1つのカウンタ部13から出力されるカウント値が入力される。これにより、レジスタ31,32は、共通の時間軸上(例えば、図2の「カウント値」の時間軸上)で刻まれるカウント値によって、電源異常検出信号および論理異常検出信号の発生時刻を記憶することができる。つまり、論理回路の誤動作は、電源異常検出信号および論理異常検出信号が発生したときのカウント値(タイミング)を比較することにより、電源異常によるものか、ソフトエラーによるものかを判断することができる。
[0036]
 電源異常検出信号によるカウント値は、レジスタ31に記憶され、論理異常検出信号によるカウント値は、レジスタ32に記憶される。すなわち、カウンタ部13から出力されるカウント値は、論理異常検出部12による論理異常の検出に基づくものであるか、また電源異常検出部11による電源電圧の異常検出に基づくものであるかを区別して記憶される。これにより、カウント値記憶部14に記憶されたカウント値は、電源異常検出信号によるものかまたは論理異常検出信号によるものか区別することができ、論理回路の誤動作が、電源異常によるものか、ソフトエラーによるものかを判断することができる。
[0037]
 なお、レジスタ31,32は、例えば、外部の解析装置からの読み出し要求に応じて、記憶しているカウント値を、外部の解析装置に出力する。
[0038]
 このように、情報処理装置10は、電源異常検出部11によって電源電圧の異常が検出されたとき、カウンタ部13から出力されたカウント値を記憶し、また論理異常検出部12によって論理異常が検出されたとき、カウンタ部13から出力されたカウント値を記憶する。これにより、ユーザは、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することができる。
[0039]
 また、半導体チップの誤動作原因を判断することができるので、半導体チップの再設計が容易となる。
[0040]
 なお、上記では、情報処理装置10は、半導体チップ内部に実装されるとしたが、半導体チップとは別に基板上に実装してもよい。この場合、半導体チップには、論理回路に供給されている電源電圧を外部に出力する端子と、論理回路の論理情報を外部に出力する端子とを設ける。そして、半導体チップの電源電圧を出力する端子と、電源異常検出部11とを接続し、半導体チップの論理情報を出力する端子と、論理異常検出部12とを接続する。
[0041]
 また、図3の比較器21に入力される閾値電圧Vthは、電源電圧の上限値としたが、電源電圧の下限値であってもよい。比較器21は、入力される電源電圧が、電源電圧の下限値を下回ると、例えば、「H状態」の信号を出力する。また、比較器21は、入力される電源電圧と、電源電圧の上限値および下限値とを比較してもよい。比較器21は、入力される電源電圧が、電源電圧の上限値を超えた場合、または、電源電圧の下限値を下回った場合、例えば、「H状態」の信号を出力する。
[0042]
 また、図4に示したレジスタ31,32のそれぞれは、複数のカウント値を記憶してもよい。
[0043]
 [第2の実施の形態]
 第2の実施の形態では、電源異常または論理異常が発生したとき、電源電圧の波形を記憶する。
[0044]
 図5は、第2の実施の形態に係る情報処理装置の構成例を示した図である。図5において、図1と同じものには同じ符号を付し、その説明を省略する。
[0045]
 図5に示すように、情報処理装置40は、波形記憶部41を有している。波形記憶部41は、AD(Analog to Digital)変換部42と、データ記憶部43とを有している。波形記憶部41は、電源異常検出部11による電源電圧の異常検出に応じて、電源電圧の電圧波形を記憶する。
[0046]
 AD変換部42には、論理回路に供給されている電源電圧が入力される。AD変換部42は、入力される電源電圧をデジタル信号に変換し、データ記憶部43に出力する。
[0047]
 データ記憶部43には、AD変換部42から出力されるデジタル信号と、電源異常検出部11から出力される電源異常検出信号とが入力される。データ記憶部43は、電源異常検出部11から電源異常検出信号が出力されると、電源異常検出信号が出力された時間の前後における、AD変換部42から出力されたデジタル信号を記憶する。
[0048]
 データ記憶部43は、カウント値記憶部14からの読み出し要求に応じて、記憶していた電源電圧のデジタル信号を、カウント値記憶部14へ出力する。なお、カウント値記憶部14は、外部の解析装置からの読み出し要求に応じて、データ記憶部43に記憶されているデジタル信号を読み出し、外部の解析装置へ出力する。
[0049]
 図6は、波形記憶部の回路例を示した図である。図6には、電源異常検出部11も示してある。図6に示す電源異常検出部11において、図3と同じものには同じ符号を付し、その説明を省略する。
[0050]
 電源異常検出部11の遅延回路44は、FF22から出力される電源異常検出信号を遅延して、データ記憶部43に出力する。例えば、遅延回路44は、FF22から出力された「H状態」の電源異常検出信号が入力されると、その入力から所定時間遅れて、「H状態」の電源異常検出信号を出力する。
[0051]
 遅延回路44は、FF22から電源異常検出信号が出力されると、その後も電源異常検出信号を出力し続ける。例えば、遅延回路44は、FF22からワンショットの「H状態」のパルスが出力されると、その後も「H状態」の信号を出力し続ける。
[0052]
 AD変換部42は、MOS(Metal Oxide Semiconductor)トランジスタM1と、抵抗R1~R4と、比較器42a~42dとを有している。
[0053]
 MOSトランジスタM1のゲートには、論理回路に供給されている電源電圧が入力される。MOSトランジスタM1のドレインは、レベルシフト回路を構成している抵抗R1~R4に接続されている。従って、MOSトランジスタM1のドレイン電圧は、段階的に降圧されて、比較器42a~42dに入力される。
[0054]
 比較器42a~42dには、段階的に降圧された電源電圧と、共通の閾値電圧Vthとが入力される。比較器42a~42dは、例えば、段階的に降圧された電源電圧が、閾値電圧Vthより大きければ、「H状態」の信号をデータ記憶部43に出力する。これにより、比較器42a~42dからは、デジタル信号に変換された電源電圧が出力される。
[0055]
 なお、AD変換部42の抵抗R1~R4および比較器42a~42dのそれぞれは、電源電圧を離散化する数だけ必要となる。
[0056]
 データ記憶部43は、FF43aa~43adと、シフトレジスタ43ba~43bdと、NOR回路Z1~Z8とを有している。
[0057]
 FF43aa~43adには、比較器42a~42dから出力されるデジタル信号と、NOR回路Z1~Z4を介したクロックCLKとが入力される。FF43aa~43adは、例えば、クロックCLKの立ち上がりのタイミングで、AD変換部42から出力されるデジタル信号を出力する。これにより、FF43aa~43adからは、クロックCLKに同期した、電源電圧のデジタル信号が出力される。
[0058]
 NOR回路Z1~Z4には、クロックCLKと、電源異常検出部11の遅延回路44から出力される電源異常検出信号とが入力される。NOR回路Z1~Z4は、遅延回路44から「L状態」の信号が出力されているとき、クロックCLKをFF43aa~43adに出力する。また、NOR回路Z1~Z4は、遅延回路44から「H状態」の信号が出力されているとき、常に「L状態」の信号をFF43aa~43adに出力する。
[0059]
 すなわち、NOR回路Z1~Z4は、遅延回路44から、電源異常検出信号が出力されると(「H状態」の信号が出力されると)、クロックCLKのFF43aa~43adへの出力を停止する。これにより、FF43aa~43adは、遅延回路44から、電源異常検出信号が出力されると、AD変換部42から出力されるデジタル信号の、シフトレジスタ43ba~43bdへの出力を停止する。
[0060]
 シフトレジスタ43ba~43bdには、FF43aa~43adから出力されるデジタル信号と、NOR回路Z5~Z8を介したクロックCLKとが入力される。
[0061]
 シフトレジスタ43ba~43bdは、一定期間(シフトレジスタ43ba~43bdのビット長分)のデジタル信号を記憶する。例えば、シフトレジスタ43ba~43bdは、NOR回路Z5~Z8から出力されるクロックCLKに同期して、FF43aa~43adから出力されるデジタル信号を順次記憶していき、最も過去に記憶したデジタル信号を順次破棄していく。従って、NOR回路Z5~Z8からのクロックCLKの出力が停止されると、シフトレジスタ43ba~43bdには、クロックCLKの出力が停止されたたときから一定期間遡ったデジタル信号が保存される。
[0062]
 NOR回路Z5~Z8には、クロックCLKと、電源異常検出部11の遅延回路44から出力される電源異常検出信号とが入力される。NOR回路Z5~Z8は、遅延回路44から「L状態」の信号が出力されているとき、クロックCLKをシフトレジスタ43ba~43bdに出力する。また、NOR回路Z5~Z8は、遅延回路44から「H状態」の信号が出力されているとき、常に「L状態」の信号をシフトレジスタ43ba~43bdに出力する。
[0063]
 すなわち、NOR回路Z5~Z8は、遅延回路44から、電源異常検出信号が出力されると(「H状態」の信号が出力されると)、クロックCLKのシフトレジスタ43ba~43bdへの出力を停止する。これにより、シフトレジスタ43ba~43bdは、遅延回路44から、電源異常検出信号が出力されると、記憶しているデジタル信号を保存し続ける。
[0064]
 なお、遅延回路44は、上記したように、電源異常検出信号を遅延して、NOR回路Z1~Z8に出力する。従って、シフトレジスタ43ba~43bdには、電源異常が発生したときの前後における電源電圧のデジタル信号が記憶される。
[0065]
 このように、情報処理装置40は、電源異常検出部11による電源電圧の異常検出に応じて、電源電圧の波形を記憶する。これにより、ユーザは、電源異常が発生した場合、どのような電源ノイズが発生しているか、知ることができる。
[0066]
 なお、上記では、情報処理装置40は、電源異常検出部11による電源電圧の異常検出に応じて、電源電圧の波形を記憶したが、論理異常検出部12による論理異常の検出に応じて、電源電圧の波形を記憶してもよい。
[0067]
 図7は、論理異常の検出に応じて、電源電圧の波形を記憶する場合の情報処理装置の構成例を示した図である。図7の情報処理装置50は、図5の情報処理装置40に対し、波形記憶部51が異なる。
[0068]
 波形記憶部51は、論理異常検出部12による論理異常の検出に応じて、電源電圧の電圧波形を記憶する。波形記憶部51の構成は、図6と同様であり、その詳細な説明は省略する。
[0069]
 このように、情報処理装置50は、論理異常検出部12による論理異常の検出に応じて、電源電圧の波形を記憶する。これにより、ユーザは、論理異常が発生した場合、どのような電源ノイズが発生しているか、知ることができる。
[0070]
 なお、遅延回路44は、省略することもできる。この場合、波形記憶部41,51は、電源異常が検出されたときまたは論理異常が検出されたときから一定期間遡って、電源電圧波形を記憶する。
[0071]
 また、図5の情報処理装置40と図7の情報処理装置50とを組み合わせることもできる。例えば、図7の波形記憶部51は、電源異常検出部11によって電源異常が検出されたときも、電源電圧の電圧波形を記憶する。すなわち、波形記憶部51は、電源異常が検出されたとき、また論理回路の論理異常が検出されたとき、電源電圧の電圧波形を記憶する。
[0072]
 また、図7において、電源異常検出部11を省略してもよい。すなわち、情報処理装置50は、論理回路の論理異常を検出する論理異常検出部12と、カウント値を出力するカウンタ部13と、論理異常検出部12によって論理異常が検出されたときカウンタ部13から出力されたカウント値を記憶するカウント値記憶部14と、論理異常検出部12による論理異常の検出に応じて、論理回路に供給される電源電圧の電圧波形を記憶する波形記憶部51とによって構成してもよい。これによっても、ユーザは、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することができる。
[0073]
 [第3の実施の形態]
 第3の実施の形態では、情報処理装置が複数存在する場合について説明する。
[0074]
 図8は、第3の実施形態に係る情報処理装置の構成例を示した図である。図8には、電子機器60が示してある。図8において、図1と同じものには同じ符号を付し、その説明を省略する。
[0075]
 図8に示すように、電子機器60は、2つの情報処理装置10と、カウント値同期部61と、カウント値統合部62とを有している。2つの情報処理装置10は、1つの半導体チップ内に実装されてもよいし、別々の半導体チップ内に実装されてもよい。
[0076]
 カウント値同期部61は、2つの情報処理装置10が1つの半導体チップ内に実装される場合、その半導体チップ内に実装される。また、カウント値同期部61は、2つの情報処理装置10が別々の半導体チップ内に実装される場合、どちらか一方の半導体チップ内に実装される。また、カウント値同期部61は、2つの情報処理装置10が実装された半導体チップとは別に、基板上に実装されてもよい。カウント値統合部62も同様である。
[0077]
 2つの情報処理装置10は、個々にカウンタ部13を有している。そのため、2つの情報処理装置10のカウンタ部13がカウントするカウント値は、同期していない場合がある。この場合、電源異常が発生したタイミングと、論理異常が発生したタイミングとが同一の時間軸上でカウントされないため、電源異常およびソフトエラーによる誤動作要因を判断することが困難となる。そこで、カウント値同期部61は、2つの情報処理装置10のカウンタ部13のカウント値の同期をとる。
[0078]
 カウント値同期部61は、カウント値記憶部14を介して、同期信号を2つのカウンタ部13に出力する。2つのカウンタ部13は、同期信号を受信すると、所定のカウント値からカウントアップを開始する。例えば、2つのカウンタ部13は、カウント値「0」からカウントアップを開始する。
[0079]
 カウント値同期部61は、例えば、同期信号を電子機器60の動作開始時に出力する。または、カウント値同期部61は、同期信号を電子機器60の動作途中に出力してもよい。例えば、カウント値同期部61は、ユーザからの操作指示に応じて、同期信号を電子機器60の動作途中に出力する。
[0080]
 カウント値統合部62は、カウント値記憶部14に記憶されているカウント値を外部の解析装置に出力する。例えば、カウント値統合部62は、電子機器60が有している外部出力端子と接続されており、その外部出力端子を介して接続された外部の解析装置からカウント値の読み出し要求があると、カウント値記憶部14に記憶されているカウント値を読み出し、外部の解析装置に出力する。
[0081]
 上記では、情報処理装置10が2つ存在する場合について説明したが、3つ以上存在する場合にも適用できる。この場合、カウント値同期部61は、それぞれの情報処理装置10のカウンタ部13に、同期信号を出力する。
[0082]
 このように、情報処理装置10が複数存在し、カウンタ部13が複数存在する場合、カウント値同期部61は、カウンタ部13のそれぞれに、カウント値を同期するための同期信号を出力する。これにより、情報処理装置10が複数存在する場合でも、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することができる。
[0083]
 また、情報処理装置10が複数存在する場合であっても、情報処理装置10のそれぞれは、カウント値の同期をとるので、ユーザは、他の情報処理装置10に起因する誤動作の原因を判断することができる。例えば、図8において、2つの情報処理装置10は、バスを介して接続されているとする。そして、右側の情報処理装置10の論理異常は、左側の情報処理装置10の電源ノイズに起因して発生したとする。このような場合であっても、2つの情報処理装置10のカウント値記憶部14には、同期がとれたカウント値が記憶されているので、右側の情報処理装置10の電源ノイズが発生したときのカウント値と、左側の情報処理装置10の論理異常が発生したときのカウント値とを比較することができ、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるか判断することができる。
[0084]
 なお、カウント値同期部61と2つのカウンタ部13との実装位置によっては、カウント値同期部61から2つのカウンタ部13への同期信号の到達時間が異なる場合がある。この場合、カウント値同期部61が、2つのカウンタ部13へ同時に同期信号を送信しても、2つのカウンタ部13での同期信号の受信時間が異なり、カウント値がずれてしまう。
[0085]
 そこで、カウント値同期部61は、イニシャル信号を2つのカウンタ部13へ送信し、カウント値同期部61と2つのカウンタ部13との間の、イニシャル信号の到達時間を測定する。そして、カウント値同期部61は、測定した2つのイニシャル信号の到達時間を考慮して、同期信号を2つのカウンタ部13へ送信する。
[0086]
 例えば、図8のカウント値同期部61は、左側のカウンタ部13にイニシャル信号を送信したときの時刻と、左側のカウンタ部13からイニシャル信号を折り返し受信したときの時刻とから、カウント値同期部61から左側のカウンタ部13へのイニシャル信号の到達時間を測定する。また、図8のカウント値同期部61は、右側のカウンタ部13にイニシャル信号を送信したときの時刻と、右側のカウンタ部13からイニシャル信号を折り返し受信したときの時刻とから、カウント値同期部61から右側のカウンタ部13へのイニシャル信号の到達時間を測定する。
[0087]
 ここで、左側のカウンタ部13へのイニシャル信号の到達時間は、右側のカウンタ部13へのイニシャル信号の到達時間より遅かったとする。この場合、カウント値同期部61は、測定した2つのイニシャル信号の到達時間の差分、左側のカウンタ部13への同期信号を早く出力する。これにより、2つのカウンタ部13は、同時に同期信号を受信することができ、2つのカウンタ部13のカウント値は同期をとることができる。
[0088]
 なお、上記では、カウンタ部13(情報処理装置10)が2つの場合について説明したが、3つ以上の場合でも同様に適用することができる。すなわち、カウント値同期部61は、複数のカウンタ部13にイニシャル信号を送信し、それぞれのイニシャル信号の到達時間を測定すればよい。そして、カウント値同期部61は、測定した複数の到達時間を考慮して、複数のカウンタ部13に同期信号を出力すればよい。
[0089]
 また、カウント値同期部61は、例えば、カウント値の同期をとる前にイニシャル信号を出力し、イニシャル信号の到達時間を測定する。
[0090]
 [第4の実施の形態]
 第4の実施の形態では、複数の情報処理装置において、カウント値記憶部とカウンタ部とを共用する場合の例について説明する。
[0091]
 図9は、第4の実施形態に係る情報処理装置の構成例を示した図である。図9において、図1と同じものには同じ符号を付し、その説明を省略する。
[0092]
 図9に示すように、電子機器70は、情報処理装置71,72と、カウンタ部73と、カウント値記憶部74とを有している。情報処理装置71,72のそれぞれは、コード生成部71a,72aを有している。
[0093]
 コード生成部71aは、カウント値記憶部74から出力されるイニシャル信号を受信する。コード生成部71aは、イニシャル信号を受信するとコードを生成し、生成したコードを論理異常検出部12に出力する。
[0094]
 コード生成部72aは、カウント値記憶部74から出力されるイニシャル信号を受信する。コード生成部72aは、イニシャル信号を受信するとコードを生成し、生成したコードを論理異常検出部12に出力する。
[0095]
 カウンタ部73は、カウント値をカウントし、カウントしているカウント値をカウント値記憶部74に出力する。
[0096]
 カウント値記憶部74は、図1で説明したカウント値記憶部14と同様の機能を有する。ただし、カウント値記憶部74は、複数の電源異常検出部11から出力される電源異常検出信号を受信し、また複数の論理異常検出部12から出力される論理異常検出信号を受信するところが異なる。すなわち、カウント値記憶部74は、複数の情報処理装置71,72における電源異常の発生タイミングおよび複数の情報処理装置71,72における論理異常の発生タイミングを一元的に記憶する。
[0097]
 情報処理装置71,72とカウント値記憶部74との実装位置によっては、情報処理装置71,72からカウント値記憶部74に出力される電源異常検出信号および論理異常検出信号の到達時間が異なる。例えば、カウント値記憶部74は、情報処理装置72より、情報処理装置71に近い位置に実装されているとする。この場合、情報処理装置71から出力される電源異常検出信号および論理異常検出信号のカウント値記憶部74への到達時間は、情報処理装置72から出力される電源異常検出信号および論理異常検出信号のカウント値記憶部74への到達時間より短くなる。このため、カウント値記憶部74に記憶されるカウント値は、情報処理装置71,72とカウント値記憶部74との実装位置によってずれが生じる。
[0098]
 そこで、カウント値記憶部74は、コード生成部71a,72aにイニシャル信号を送信する。コード生成部71a,72aは、イニシャル信号を受信すると、論理異常検出部12によって論理異常が検出されるための、擬似のコードを論理異常検出部12に出力する。そして、カウント値記憶部74は、コード生成部71a,72aにコードを出力するように指示した時刻(イニシャル信号を出力した時刻)と、複数の論理異常検出部12から出力された論理異常検出信号を受信した時刻とに基づいて、カウンタ部73から出力されるカウント値を補正して記憶する。
[0099]
 より具体的には、カウント値記憶部74は、コード生成部71aにイニシャル信号を出力してから、情報処理装置71の論理異常検出部12から論理異常検出信号を受信するまでの時間と、コード生成部72aにイニシャル信号を出力してから、情報処理装置72の論理異常検出部12から論理異常検出信号を受信するまでの時間との差を算出する。カウント値記憶部74は、情報処理装置71,72から出力される電源異常検出信号または論理異常検出信号に応じてカウント値を記憶する際、到達時間の遅い方のカウント値に対しては、算出した時間差分のカウント値を減算して記憶する。
[0100]
 なお、電圧異常検出信号および論理異常検出信号の情報処理装置71,72からの到達時間の差が小さい場合、カウント値記憶部74のカウント値の補正は不要である。また、コード生成部71a,72aも不要となる。
[0101]
 図10は、図9の情報処理装置の適用例を示した図である。図10には、半導体チップ80が示してある。
[0102]
 半導体チップ80は、複数のCPUコア回路81と、複数のI/O(Input/Output)回路82とを有している。図10の例の場合、半導体チップ80は、16個のCPUコア回路81を有し、周囲に4個のI/O回路82を有している。
[0103]
 複数のCPUコア回路81のそれぞれは、情報処理装置81aを有している。情報処理装置81aは、例えば、図9に示した情報処理装置71(または情報処理装置72)に対応する。すなわち、複数のCPUコア回路81のそれぞれは、1個の電源異常検出部と、1個のコード生成部と、1個の論理異常検出部とを有している。
[0104]
 複数のI/O回路82のいずれか1つは、カウント管理部82aを有している。カウント管理部82aは、例えば、図9に示したカウンタ部73とカウント値記憶部74とに対応する。すなわち、複数のI/O回路82のいずれか1つは、1個のカウンタ部と1個のカウント値記憶部とを有している。
[0105]
 複数のCPUコア回路81のそれぞれに設けられた電源異常検出部、論理異常検出部、およびコード生成部は、複数のI/O回路82のいずれか1つに設けられたカウント値記憶部と接続されている。これにより、カウント管理部82aのカウント値記憶部は、複数のCPUコア回路81のそれぞれに設けられたコード生成部に、イニシャル信号を出力することができる。また、複数のCPUコア回路81のそれぞれに設けられた電源異常検出部および論理異常検出部は、カウント管理部82aのカウント値記憶部に、電源異常検出信号および論理異常検出信号を出力することができる。
[0106]
 図10に示す複数の情報処理装置81aのそれぞれは、図5および図7で説明した波形記憶部を有していてもよい。この場合、外部の解析装置は、半導体チップ80の電位変動を表示装置に表示することができる。ただし、複数の情報処理装置81aのそれぞれが有する波形記憶部は、CPUコア回路81のどこか1つで電源電圧の異常または論理異常が検出されると、その全てが同時に電源電圧波形を記憶する。そして、複数のCPUコア回路81のそれぞれにおける電源電圧波形は、外部の解析装置に出力される。
[0107]
 図11は、半導体チップの電位変動を説明する図である。図11には、図10で示した半導体チップ80とCPUコア回路81とが示してある。
[0108]
 図11に示す電圧波形91は、図10に示した複数のCPUコア回路81の、電源異常または論理異常が検出されたときの電源電圧波形を示している。解析装置は、電圧波形91をフーリエ変換し、複数のCPUコア回路81のそれぞれの、電源電圧の周波数特性92を算出する。なお、図11では、電圧波形91と周波数特性92のそれぞれは、4つしか示していないが、CPUコア回路81の数分(図11の場合16個)、存在する。
[0109]
 解析装置は、周波数特性92をもとに、半導体チップ80のマップ上に、周波数成分を配置し、周波数成分別マップ93を作成する。解析装置は、作成した周波数成分別マップ93を積算し、電源電圧の電圧変動量マップ94を作成する。
[0110]
 このように、情報処理装置71,72が複数存在する場合、複数の情報処理装置71,72で1つのカウンタ部73と1つのカウント値記憶部74とを共用する。これにより、消費電力を低減することができる。
[0111]
 また、共用されるカウント値記憶部74は、複数の情報処理装置71,72からの電圧異常検出信号および論理異常検出信号の到達時間を補正して、カウント値を記憶するので、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるか、適切に判断することができる。
[0112]
 また、情報処理装置71,72が複数存在する場合であっても、カウント値は、補正して記憶されるので、ユーザは、他の情報処理装置71,72に起因する誤動作を判断することができる。例えば、図9において、2つの情報処理装置71,72は、バスを介して接続されているとする。そして、情報処理装置72の論理異常は、情報処理装置71の電源ノイズに起因して発生したとする。このような場合であっても、共用されるカウント値記憶部14には、共用されるカウンタ部73の補正されたカウント値が記憶されるので、情報処理装置72の電源ノイズが発生したときのカウント値と、情報処理装置71の論理異常が発生したときのカウント値とを比較することができ、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるか判断することができる。
[0113]
 なお、図10では、CPUコア回路81の中央に情報処理装置81aが実装された例を示したが、これに限られない。
[0114]
 図12は、電源異常検出部および論理異常検出部の他の実装例を示した図である。図12において、図10と同じものには同じ符号を付し、その説明を省略する。
[0115]
 図12に示すCPUコア回路100は、CPUコア回路81を拡大したものである。CPUコア回路100は、中心部分に電源異常検出部101aを有し、周辺部分に論理異常検出部101bを有している。論理異常検出部101bは、例えば、CPUコア回路81に実装されているECC回路やパリティチェック回路で置き換えてもよい。すなわち、CPUコア回路81に実装されているECC回路やパリティチェック回路で検出された論理異常検出結果を、カウント値記憶部74に出力するようにしてもよい。
[0116]
 [第5の実施の形態]
 第5の実施の形態では、電源電圧の異常が検出されたとき、また論理異常が検出されたとき、半導体チップが正常動作するように制御を行う。
[0117]
 図13は、第5の実施の形態に係る情報処理装置が適用された半導体チップを示した図である。図13に示すように、半導体チップ110は、複数のCPUコア回路ブロック111を有している。複数のCPUコア回路ブロック111のそれぞれは、複数のCPUコア回路を有している。なお、図13の例の場合、複数のCPUコア回路ブロック111は、9個存在している。
[0118]
 複数のCPUコア回路ブロック111のそれぞれは、情報処理装置112と制御部113とを有している。情報処理装置112は、例えば、図1に示した情報処理装置10と同様の構成を有している。
[0119]
 複数のCPUコア回路ブロック111のそれぞれは、個別に電源部とクロック供給部とを有している。すなわち、複数のCPUコア回路ブロック111のそれぞれの電源およびクロックは、独立している。
[0120]
 図14は、CPUコア回路ブロックの構成例を示した図である。図14に示すように、CPUコア回路ブロック111は、情報処理装置112と、制御部113と、電源部121と、クロック供給部122とを有している。
[0121]
 制御部113には、情報処理装置112が有するカウント値記憶部に記憶されたカウント値が入力される。制御部113は、入力されたカウント値に基づいて、CPUコア回路ブロック111の誤動作が、電源異常によるものか、ソフトエラーによるものか判定する。
[0122]
 なお、誤動作の判定は、例えば、第1の実施の形態で説明したように、電源異常が検出されたときのカウント値と、論理異常が検出されたときのカウント値との差が所定の範囲内にあるか否かによって行うことができる。具体的には、電源異常が検出されたときのカウント値と、論理異常が検出されたときのカウント値との差が所定の範囲内にある場合、制御部113は、CPUコア回路ブロック111の誤動作は電源異常によるものと判定できる。また、電源異常が検出されたときのカウント値と、論理異常が検出されたときのカウント値との差が所定の範囲内にない場合、制御部113は、CPUコア回路ブロック111の誤動作はソフトエラーによるものと判定できる。
[0123]
 制御部113は、CPUコア回路ブロック111の誤動作が、電源異常によるものであると判定した場合、電源部121とクロック供給部122とに対し、電源電圧とクロックの周波数を変更するように制御する。例えば、制御部113は、CPUコア回路ブロック111の誤動作が、電源異常によるものであると判定した場合、電源部121に対し、電源電圧を「1%」上昇するように指示し、クロック供給部122に対し、クロックの周波数を「1/2」にするように指示する。
[0124]
 また、制御部113は、電源電圧の変更およびクロック周波数の変更を所定回数行っても、CPUコア回路ブロック111の誤動作が発生する場合、または、CPUコア回路ブロック111の再起動を所定回数行っても、CPUコア回路ブロック111の誤動作が発生する場合、CPUコア回路ブロック111の動作を停止するための停止信号を出力する。誤動作が発生するCPU回路ブロック111によって、他のCPU回路ブロック111への誤動作による影響を防止するためである。
[0125]
 また、制御部113は、CPUコア回路ブロック111の誤動作が、ソフトエラーによるものであると判定した場合、CPUコア回路ブロック111を再起動するための再起動信号を出力する。CPUコア回路ブロック111は、ソフトエラーの場合、再起動によって、誤動作が解消される場合があるからである。
[0126]
 電源部121は、制御部113の制御に応じて、CPUコア回路ブロック111に供給する電源電圧を変更する。電源部121には、基準電圧Vrefが入力されており、電源部121は、基準電圧Vrefを昇圧して、電源電圧を変更する。
[0127]
 クロック供給部122は、制御部113の制御に応じて、CPUコア回路ブロック111に供給するクロックの周波数を変更する。クロック供給部122には、基準クロックCLKrefが入力されており、クロック供給部122は、基準クロックCLKrefを分周して、クロックを変更する。
[0128]
 図15は、制御部の動作例を示したフローチャートである。制御部113は、例えば、半導体チップ110に電源が供給されると、図15に示すフローチャートを実行する。
[0129]
 制御部113は、情報処理装置112のカウント値記憶部に記憶されているカウント値を読み出し、読み出したカウント値から、CPUコア回路ブロック111の誤動作原因を判定する(ステップS1)。
[0130]
 制御部113は、CPUコア回路ブロック111の誤動作原因がソフトエラーであると判定した場合、ステップS3の処理へ移行する(ステップS2)。また、制御部113は、CPUコア回路ブロック111の誤動作原因が電源ノイズであると判定した場合、ステップS4の処理へ移行する(ステップS2)。また、制御部113は、所定回数のクロックダウン制御および電源電圧の昇圧制御を行ったと判定した場合、または、CPUコア回路ブロック111の再起動を所定回数行ったと判定した場合、ステップS5の処理へ移行する(ステップS2)。
[0131]
 制御部113は、ステップS2にて、CPUコア回路ブロック111の誤動作原因がソフトエラーであると判定した場合、CPUコア回路ブロック111を再起動するための再起動信号を出力する(ステップS3)。これにより、CPUコア回路ブロック111は、再起動を行う。
[0132]
 制御部113は、ステップS2にて、CPUコア回路ブロック111の誤動作原因が電源ノイズであると判定した場合、電源部121に対し、電源電圧を昇圧するよう指示し、またクロック供給部122に対し、クロックダウンしたクロックを出力するよう指示する(ステップS4)。これにより、電源部121は、昇圧した電源電圧をCPUコア回路ブロック111に出力し、クロック供給部122は、クロックダウンしたクロックをCPUコア回路ブロック111に出力する。
[0133]
 制御部113は、ステップS2にて、電源電圧の昇圧制御およびクロックダウン制御を所定回数実施したと判定した場合、または、CPUコア回路ブロック111の再起動を所定回数行ったと判定した場合、CPUコア回路ブロック111の動作を停止するための停止信号を出力する(ステップS5)。例えば、制御部113は、ステップS3の処理を所定回数行った場合、またはステップS4の処理を所定回数行った場合、停止信号を出力することになる。これにより、CPUコア回路ブロック111は、動作を停止する。
[0134]
 制御部113は、CPUコア回路ブロック111が誤動作を起こしているか否か判定する(ステップS6)。制御部113は、例えば、情報処理装置112のカウント値記憶部に記憶されているカウント値を読み出し、CPUコア回路ブロック111が誤動作を起こしているか否か判定することができる。制御部113は、誤動作がないと判定した場合、処理を終了する。また、制御部133は、誤動作があると判定した場合、ステップS2の処理へ移行する。すなわち、制御部113は、ステップS6にて誤動作があると判定した場合、再度、再起動信号を出力し(ステップS3)、または、クロックダウンおよび電源電圧の制御(ステップS4)を行う。または、制御部133は、回路停止の制御(ステップS5)を行う。
[0135]
 このように、制御部113は、CPUコア回路ブロック111の誤動作の原因を判定し、CPUコア回路ブロック111に供給される電源電圧およびクロックを制御する。これにより、例えば、半導体チップ110を搭載した製品がフィールドに出た後に誤動作が生じても、ユーザは、フィールド先で誤動作に対する処置を施さなくて済む。
[0136]
 なお、図15に示したフローチャートの各処理単位は、制御部113の処理を理解容易にするために、主な処理内容に応じて分割したものである。処理単位の分割の仕方や名称によって、本願発明が制限されることはない。制御部113の処理は、処理内容に応じて、さらに多くの処理単位に分割することもできる。また、1つの処理単位がさらに多くの処理を含むように分割することもできる。
[0137]
 [第6の実施の形態]
 第6の実施の形態では、情報処理装置は、カウンタ部およびカウント値記憶部を備えず、外部の解析装置がこれらの機能を備える。
[0138]
 図16は、第6の実施の形態に係る情報処理装置の構成例を示した図である。図16において、図1と同じものには同じ符号を付し、その説明を省略する。なお、図16には、解析装置132が示してある。
[0139]
 情報処理装置131は、図1の情報処理装置10に対し、カウンタ部13およびカウント値14を有していない。解析装置132がカウンタ部13およびカウント値14の機能を有している。
[0140]
 電源異常検出部11から出力される電源異常検出信号は、外部の解析装置132に出力される。また、論理異常検出部12から出力される論理異常検出信号は、外部の解析装置132に出力される。
[0141]
 情報処理装置131は、例えば、半導体チップ内に実装される。情報処理装置131を実装した半導体チップは、例えば、基板に実装され、基板上のプロービング可能なテストパターンにおいて、情報処理装置131と解析装置132は接続される。
[0142]
 解析装置132は、カウント値をカウントするカウンタ部132aを有している。また、解析装置132は、カウンタ部132aから出力されるカウント値を記憶するカウント値記憶部132bを有している。カウント値記憶部132bは、電源異常検出部11から電源異常検出信号を受信すると、カウンタ部132aから出力されているカウント値を記憶する。また、カウント値記憶部132bは、論理異常検出部12から論理異常検出信号を受信すると、カウンタ部132aから出力されているカウント値を記憶する。
[0143]
 図17は、解析装置の表示装置に表示される画面例を示した図である。画面140に示すように、解析装置132の表示装置には、電源異常が検出されたときのカウント値141と、論理異常が検出されたときのカウント値142とが表示される。また、解析装置132の表示装置には、カウント値141,142が、電源異常の検出に基づくものであるか、また論理異常に基づくものであるかを示すイベント143が表示される。また、解析装置132の表示装置には、カウント値141,142およびイベント143が、どの半導体チップのどの部位(例えば、どのCPUコア回路)で、イベント143が生じたかを示す位置情報144が表示される。
[0144]
 このように、情報処理装置131は、電源異常検出信号および論理異常検出信号を、電源異常検出信号および論理異常検出信号を入力したときのカウント値を記憶する外部の解析装置132に出力する。これにより、ユーザは、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することができる。
[0145]
 例えば、ユーザは、画面140のカウント値141,142およびイベント143によって、半導体チップの誤動作が、電源異常によるものであるか、ソフトエラーによるものであるかを判断することができる。また、位置情報144によって、どの半導体チップのどの部位(例えば、どのCPUコア回路)で誤動作が生じたか判断することができる。
[0146]
 また、カウント値の出力形態は、表示装置による表示に限られない。例えば、音声等によってカウント値を出力してもよい。
[0147]
 以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に多様な変更または改良を加えることが可能であることが当業者には明らかである。また、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。また、各実施の形態を組み合わせることも可能である。

符号の説明

[0148]
10:情報処理装置、11:電源異常検出部、12:論理異常検出部、13:カウンタ部、
14:カウント値記憶部、21:比較部、22:FF、31,32:レジスタ。

請求の範囲

[請求項1]
 論理回路に供給される電源電圧の異常を検出する電源異常検出部と、
 前記論理回路の論理異常を検出する論理異常検出部と、
 カウント値を出力するカウンタ部と、
 前記電源異常検出部によって前記電源電圧の異常が検出されたとき前記カウンタ部から出力されたカウント値を記憶し、前記論理異常検出部によって前記論理異常が検出されたとき前記カウンタ部から出力されたカウント値を記憶するカウント値記憶部と、
 を有することを特徴とする情報処理装置。
[請求項2]
 請求項1に記載の情報処理装置であって、
 前記カウント値記憶部は、前記カウンタ部から出力されるカウント値を、前記論理異常検出部による前記論理異常の検出に基づくものであるか、また前記電源異常検出部による前記電源電圧の異常検出に基づくものであるかを区別して記憶する、
 ことを特徴とする情報処理装置。
[請求項3]
 請求項1に記載の情報処理装置であって、
 前記電源異常検出部は、
 前記論理回路に供給される前記電源電圧と閾値電圧とを比較する比較部と、
 前記比較部の比較結果に基づいて、前記電源電圧の異常を検出したことを示す電源異常検出信号を前記カウント値記憶部に出力する異常検出信号出力部と、
 を有することを特徴とする情報処理装置。
[請求項4]
 請求項1に記載の情報処理装置であって、
 前記電源異常検出部による前記電源電圧の異常検出に応じて、前記電源電圧の電圧波形を記憶する波形記憶部、
 をさらに有することを特徴とする情報処理装置。
[請求項5]
 請求項1に記載の情報処理装置であって、
 前記論理異常検出部による前記論理異常の検出に応じて、前記電源電圧の電圧波形を記憶する波形記憶部、
 をさらに有することを特徴とする情報処理装置。
[請求項6]
 請求項1に記載の情報処理装置であって、
 前記電源異常検出部、前記論理異常検出部、前記カウンタ部、および前記カウント値記憶部は複数存在し、
 複数の前記カウンタ部が出力するカウント値の同期をとるカウント値同期部、
 をさらに有することを特徴とする情報処理装置。
[請求項7]
 請求項1に記載の情報処理装置であって、
 前記電源異常検出部および前記論理異常検出部は複数存在し、
 前記カウント値記憶部は、1個の前記カウンタ部から出力されるカウント値を記憶する、
 ことを特徴とする情報処理装置。
[請求項8]
 請求項7に記載の情報処理装置であって、
 複数の前記論理異常検出部にコードを出力する複数のコード生成部をさらに有し、
 前記カウント値記憶部は、複数の前記コード生成部に前記コードを出力するように指示した時刻と、複数の前記論理異常検出部から、前記コードに基づいて論理異常を検出したことを示す検出信号を受信した時刻とに基づいて、前記カウンタ部から出力されたカウント値を補正して記憶する、
 することを特徴とする情報処理装置。
[請求項9]
 請求項1に記載の情報処理装置であって、
 前記カウント値記憶部によって記憶されたカウント値に基づいて、前記論理回路の誤動作原因を判定し、判定結果に基づいて前記論理回路に供給される前記電源電圧と前記論理回路に供給されるクロックとを制御する制御部と、
 をさらに有することを特徴とする情報処理装置。
[請求項10]
 論理回路の論理異常を検出する論理異常検出部と、
 カウント値を出力するカウンタ部と、
 前記論理異常検出部によって前記論理異常が検出されたとき前記カウンタ部から出力されたカウント値を記憶するカウント値記憶部と、
 前記論理異常検出部による前記論理異常の検出に応じて、前記論理回路に供給される電源電圧の電圧波形を記憶する波形記憶部と、
 を有することを特徴とする情報処理装置。
[請求項11]
 論理回路に供給される電源電圧の異常を検出し、電源異常検出信号を出力する電源異常検出部と、
 前記論理回路の論理異常を検出し、論理異常検出信号を出力する論理異常検出部と、を有し、
 前記電源異常検出信号および前記論理異常検出信号は、前記電源異常検出信号および前記論理異常検出信号を入力したときのカウント値を記憶する外部の解析装置に出力される、
 ことを特徴とする情報処理装置。
[請求項12]
 情報処理装置の情報処理方法であって、
 論理回路に供給される電源電圧の異常を検出する電源異常検出ステップと、
 前記論理回路の論理異常を検出する論理異常検出ステップと、
 電源異常検出ステップによって前記電源電圧の異常が検出されたときカウンタ部から出力されたカウント値を記憶し、前記論理異常検出ステップによって前記論理異常が検出されたとき前記カウンタ部から出力されたカウント値を記憶するカウント値記憶部と、
 を有することを特徴とする情報処理方法
[請求項13]
 情報処理装置の情報処理方法であって、
 論理回路の論理異常を検出する論理異常検出ステップと、
 前記論理異常検出ステップによって前記論理異常が検出されたときカウンタ部から出力されたカウント値を記憶するカウント値記憶ステップと、
 前記論理異常検出ステップによる前記論理異常の検出に応じて、前記論理回路に供給される電源電圧の電圧波形を記憶する波形記憶ステップと、
 を有することを特徴とする情報処理方法。
[請求項14]
 情報処理装置の情報処理方法であって、
 論理回路に供給される電源電圧の異常を検出し、電源異常検出信号を出力する電源異常検出ステップと、
 前記論理回路の論理異常を検出し、論理異常検出信号を出力する論理異常検出ステップと、を有し、
 前記電源異常検出信号および前記論理異常検出信号は、前記電源異常検出信号および前記論理異常検出信号を入力したときのカウント値を記憶する外部の解析装置に出力される、
 ことを特徴とする情報処理方法。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]