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1. (WO2015132912) 半導体装置の製造方法、及び、半導体装置
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2015/132912 国際出願番号: PCT/JP2014/055667
国際公開日: 11.09.2015 国際出願日: 05.03.2014
IPC:
H01L 21/336 (2006.01) ,H01L 29/78 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
出願人:
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG/SG]; ノースブリッジロード 111、ペニンシュラ プラザ #16-04 111, North Bridge Road, #16-04, Peninsula Plaza 179098, SG (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW)
舛岡 富士雄 MASUOKA Fujio [JP/JP]; JP (US)
中村 広記 NAKAMURA Hiroki [JP/JP]; JP (US)
発明者:
舛岡 富士雄 MASUOKA Fujio; JP
中村 広記 NAKAMURA Hiroki; JP
代理人:
辻居 幸一 TSUJII Koichi; 東京都千代田区丸の内3丁目3番1号 新東京ビル 中村合同特許法律事務所 NAKAMURA & PARTNERS, Shin-Tokyo Bldg., 3-1, Marunouchi 3-chome, Chiyoda-ku, Tokyo 1008355, JP
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE MANUFACTURING METHOD, AND SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEURS ET DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置の製造方法、及び、半導体装置
要約:
(EN) Provided are: a surrounding gate transistor (SGT) manufacturing method, i.e., gate last process, wherein a fin-like semiconductor layer, a columnar semiconductor layer, a gate electrode, and gate wiring are formed by self-alignment, and a dummy gate and a dummy contact are formed at one time; and an SGT structure obtained as a result of implementing the method. The problem is solved by means of: a first step wherein a first insulating film is formed around a fin-like semiconductor layer on a semiconductor substrate; a second step wherein a second insulating film is formed, first polysilicon is deposited and planarized, a third insulating film is formed, a second resist is formed, and a columnar semiconductor layer, a first dummy gate, and a first hard mask are formed; and a third step wherein a fourth insulating film is formed, second polysilicon is deposited, planarized and etched back, a sixth insulating film is deposited, a fourth resist is formed, a second hard mask is formed, a third hard mask is formed, a second dummy gate is formed, and a first dummy contact is formed on the fin-like semiconductor layer.
(FR) L'invention porte sur : un procédé de fabrication de transistor à grille entourante (SGT), c'est-à-dire un dernier processus de grille, dans lequel une couche semi-conductrice de type ailette, une couche semi-conductrice columnaire, une électrode de grille et câblage de grille sont formés par auto-alignement, et une grille factice et un contact factice sont formés en une fois ; et une structure SGT obtenue en tant que résultat de la mise en œuvre du procédé. Le problème est résolu au moyen : d'une première étape dans laquelle un premier film isolant est formé autour d'une couche semi-conductrice de type ailette sur un substrat de semi-conducteur ; une seconde étape dans laquelle un second film isolant est formé, un premier polysilicium est déposé et planarisé, un troisième film isolant est formé, une seconde réserve est formée, et une couche semi-conductrice columnaire, une première grille factice et un premier masque dur sont formés ; et une troisième étape dans laquelle un quatrième film isolant est formé, un second polysilicium est déposé, planarisé et gravé par l'arrière, un sixième film isolant est déposé, une quatrième réserve est formée, un second masque dur est formé, un troisième masque dur est formé, une seconde grille factice est formée, et un premier contact factice est formé sur la couche semi-conductrice de type ailette.
(JA) フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を自己整合で形成し、ダミーゲートとダミーコンタクトを同時に形成するゲートラストプロセスであるSGTの製造方法とその結果得られるSGTの構造を提供する。半導体基板上のフィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、第2の絶縁膜を形成し、第1のポリシリコンを堆積し平坦化し、第3の絶縁膜を形成し、第2のレジストを形成し、柱状半導体層と第1のダミーゲートと第1のハードマスクとを形成する第2工程と、第4の絶縁膜を形成し、第2のポリシリコンを堆積し平坦化し、エッチバックし、第6の絶縁膜を堆積し、第4のレジストを形成し、第2のハードマスクを形成し、第3のハードマスクを形成し、第2のダミーゲートを形成し、フィン状半導体層上に第1のダミーコンタクトを形成する第3工程とにより、課題を解決する。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
JPWO2015132912