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1. (WO2015132887) 柱状半導体メモリ装置及びその製造方法
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2015/132887 国際出願番号: PCT/JP2014/055499
国際公開日: 11.09.2015 国際出願日: 04.03.2014
予備審査請求日: 09.05.2014
IPC:
H01L 21/8247 (2006.01) ,H01L 21/336 (2006.01) ,H01L 27/115 (2006.01) ,H01L 29/788 (2006.01) ,H01L 29/792 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
8232
電界効果技術
8234
MIS技術
8239
メモリ構造
8246
リードオンリーメモリ構造(ROM)
8247
電気的にプログラムできるもの(EPROM)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
10
複数の個々の構成部品を反復した形で含むもの
105
電界効果構成部品を含むもの
112
リードオンリーメモリ構造
115
電気的にプログラム可能な読み出し専用メモリ
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
788
浮遊ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
792
電荷トラッピングゲート絶縁体,例.MNOSメモリトランジスタ,を有するもの
出願人:
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG/SG]; ノースブリッジロード 111、ペニンシュラ プラザ #16-04 111, North Bridge Road, #16-04, Peninsula Plaza, 179098, SG (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW)
舛岡 富士雄 MASUOKA Fujio [JP/JP]; JP (US)
原田 望 HARADA Nozomu [JP/JP]; JP (US)
発明者:
舛岡 富士雄 MASUOKA Fujio; JP
原田 望 HARADA Nozomu; JP
代理人:
木村 満 KIMURA Mitsuru; 東京都千代田区神田錦町二丁目7番地 協販ビル2階 2nd Floor, Kyohan Building, 7, Kandanishiki-cho 2-chome, Chiyoda-ku, Tokyo 1010054, JP
優先権情報:
発明の名称: (EN) COLUMNAR SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEUR EN COLONNES ET SON PROCÉDÉ DE FABRICATION
(JA) 柱状半導体メモリ装置及びその製造方法
要約:
(EN) Provided is a columnar semiconductor memory device, which has high density, high reliability, and low cost. Tunnel insulating layers (11aa, 11bb, 11dd), a data charge accumulation insulating layer (12a), an interlayer insulating layer (13a), and gas layers (18a, 18b, 18d) are formed so as to surround the outer circumferences of Si columns (4a, 4b, 4c, 4d). Word lines (14a1, 14a2, 14an) are formed in the direction perpendicular to an upper surface of an i layer substrate (1a) so as to surround the outer circumferences of the gas layers (18a, 18b, 18d), said word lines being separated from each other by means of interlayer insulating layers (15a1, 15a2, 15an).
(FR) La présente invention se rapporte à un dispositif de mémoire à semi-conducteur en colonnes, qui a une densité élevée, une grande fiabilité et un faible coût. Des couches isolantes à effet tunnel (11aa, 11bb, 11dd), une couche isolante d'accumulation de charge de données (12a), une couche isolante intermédiaire (13a), et des couches de gaz (18a, 18b, 18d) sont formées de façon à entourer les circonférences extérieures de colonnes de Si (4a, 4b, 4c, 4d). Des lignes de mots (14a1, 14a2, 14an) sont formées dans la direction perpendiculaire à une surface supérieure d'un substrat de couche i (1a) de manière à entourer les circonférences extérieures des couches de gaz (18a, 18b, 18d), lesdites lignes de mots étant séparées les unes des autres au moyen de couches isolantes intermédiaires (15a1, 15a2, 15an).
(JA)  高密度であり、高信頼性且つ低価格な柱状半導体メモリ装置を実現する。 Si柱(4a、4b、4c、4d)の外周を囲むように、トンネル絶縁層(11aa、11bb、11dd)、データ電荷蓄積絶縁層(12a)、層間絶縁層(13a)、気体層(18a、18b、18d)が形成されている。気体層(18a、18b、18d)の外周を囲むように、i層基板1aの上表面に垂直な方向に、層間絶縁層(15a1、15a2、15an)によって互いに分離されたワード線(14a1、14a2、14an)が形成されている。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
JPWO2015132887