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1. (WO2015129157) 半導体ウェーハの製造方法及び工程異常の検出方法
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2015/129157 国際出願番号: PCT/JP2015/000344
国際公開日: 03.09.2015 国際出願日: 27.01.2015
IPC:
H01L 21/66 (2006.01) ,H01L 21/02 (2006.01) ,H01L 21/677 (2006.01) ,H01L 27/12 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
66
製造または処理中の試験または測定
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
67
製造または処理中の半導体または電気的固体装置の取扱いに特に適用される装置;半導体または電気的固体装置もしくは構成部品の製造または処理中のウエハの取扱いに特に適用される装置
677
移送のためのもの,例.異なるワ―クステーション間での移送
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
12
基板が半導体本体以外のもの,例.絶縁体本体
出願人:
信越半導体株式会社 SHIN-ETSU HANDOTAI CO.,LTD. [JP/JP]; 東京都千代田区大手町二丁目2番1号 2-1, Ohtemachi 2-chome, Chiyoda-ku, Tokyo 1000004, JP
発明者:
加藤 正弘 KATO, Masahiro; JP
代理人:
好宮 幹夫 YOSHIMIYA, Mikio; JP
優先権情報:
2014-03681027.02.2014JP
発明の名称: (EN) METHOD FOR MANUFACTURING SEMICONDUCTOR WAFERS AND METHOD FOR DETECTING PROCESSING DEFECT
(FR) PROCÉDÉ DE FABRICATION DE TRANCHES À SEMI-CONDUCTEUR ET PROCÉDÉ DE DÉTECTION DE DÉFAUT DE TRAITEMENT
(JA) 半導体ウェーハの製造方法及び工程異常の検出方法
要約:
(EN)  The present invention is a method for manufacturing semiconductor wafers by performing a plurality of manufacturing processes on a plurality of material wafers, wherein the method for manufacturing semiconductor wafers is characterized in that: one or more of the processing sequence, the material wafer placement position, and the rotation angle set when the material wafers are placed in each of the manufacturing process are changed so as to be different from the processing sequence, placement position, or rotation angle in the preceding manufacturing processes when the plurality of material wafers are introduced into the manufacturing processes; the plurality of material wafers are introduced into the manufacturing processes; and semiconductor wafers are manufactured. A method for manufacturing semiconductor wafers and a method for detecting a processing defect are thereby provided that make it possible to swiftly and easily identify the manufacturing process in which a defect has occurred from a semiconductor wafer that has finished passing through all of the manufacturing processes if the defect has occurred in the manufactured semiconductor wafer.
(FR)  La présente invention concerne un procédé de fabrication de tranches à semi-conducteur en exécutant une pluralité de traitements de fabrication sur une pluralité de tranches de matériau. Le procédé de fabrication de tranches à semi-conducteur est caractérisé en ce : que la séquence de traitement, et/ou la position de placement de tranche de matériau, et/ou l'angle de rotation réglé lorsque les tranches de matériau sont placées dans chacun des traitements de fabrication sont changés afin d'être différents de la séquence de traitement, de la position de placement, ou de l'angle de rotation dans les traitements de fabrication précédents lorsque la pluralité de tranches de matériau sont introduites dans les traitements de fabrication; que la pluralité de tranches de matériau sont introduites dans les traitements de fabrication; et que des tranches à semi-conducteur sont fabriquées. Un procédé pour fabriquer des tranches à semi-conducteur et un procédé pour détecter un défaut de traitement sont ainsi proposés, qui permettent d'identifier aisément et rapidement les traitements de fabrication dans lesquels un défaut s'est produit à partir d'une tranche à semi-conducteur qui a fini de passer à travers tous les traitements de fabrication si le défaut s'est produit dans la tranche à semi-conducteur fabriquée.
(JA)  本発明は、複数の材料ウェーハに対し、複数の製造工程を施すことによって半導体ウェーハを製造する方法であって、複数の材料ウェーハを各製造工程に投入する際、製造工程毎に複数の材料ウェーハを配置する際の回転角度、材料ウェーハの配置位置、及び処理順のいずれか1つ以上を、それ以前の製造工程の回転角度、配置位置、及び処理順と異なるように変更して複数の材料ウェーハを各製造工程に投入し、半導体ウェーハを製造することを特徴とする半導体ウェーハの製造方法である。これにより、製造した半導体ウェーハに異常が発生した場合に、すべての製造工程が終了した後の半導体ウェーハから、どの製造工程で異常が発生したのかを迅速かつ容易に特定することができる半導体ウェーハの製造方法及び工程異常検出方法が提供される。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)