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1. WO2015080162 - 半導体装置

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明 細 書

発明の名称 半導体装置

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004   0005   0006   0007  

課題を解決するための手段

0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044  

図面の簡単な説明

0045  

発明を実施するための形態

0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124  

符号の説明

0125  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28  

図面

1   2   3   4   5  

明 細 書

発明の名称 : 半導体装置

技術分野

[0001]
 本発明は、SiC半導体装置に関する。

背景技術

[0002]
 特許文献1は、ゲートパッドと、ポリシリコンからなるゲート連結配線と、ゲート連結配線上に形成され、ゲートパッドと一体的に連なるゲート金属配線とを含む半導体装置を開示している。ゲートパッドに電圧が印加されると、ゲート金属配線およびゲート連結配線を介して、能動領域に形成されたMOSFETに電力が供給される。

先行技術文献

特許文献

[0003]
特許文献1 : 特開2010-238885号公報

発明の概要

発明が解決しようとする課題

[0004]
 実用上、互いに並列に接続された複数の半導体装置(チップ)を有するモジュールが使用される場合がある。モジュールには、各チップのゲートに一括して電気的に接続されたゲート端子が設けられる。当該ゲート端子に制御電圧を与えることによって、各内蔵チップのゲートに同時に電圧が印加されてスイッチング動作が行われる。
[0005]
 しかしながら、このようなモジュールでは、オン時にノイズが発生し易いという課題がある。これは、ゲート抵抗に関して複数のチップ間でばらつきがあり、オン制御の初期において、相対的にゲート抵抗が低いチップに電流が集中するためである。また、ゲート抵抗のばらつきは、チップを製造する際の加工精度(エッチング寸法等)のばらつきによって生じるものであるから、これを排除することは難しい。
[0006]
 一方、各チップ内のゲート抵抗よりも大きな抵抗値を有する外付けのゲート抵抗を、チップ一つ一つに対して設けてもよいが、モジュールの構造が複雑になり、組み立てが難しいという別の課題が発生する。
[0007]
 そこで、本発明の目的は、簡単な構造で、複数の半導体装置を並列に接続して同時に使用してもノイズの発生を低減できる半導体装置を提供することである。

課題を解決するための手段

[0008]
 この発明による第1の半導体装置は、SiC半導体層と、前記SiC半導体層に形成され、所定の制御電圧によってオン/オフ制御される複数のセルと、オン時にチャネルが形成される前記セルのチャネル領域に対向する制御電極と、外部との電気接続のために最表面に露出しており、前記制御電極と物理的に分離されているが前記制御電極に電気的に接続された制御パッドと、前記制御パッドよりも下方に配置され、前記制御パッドと前記制御電極とを電気的に接続するポリシリコンからなる内蔵抵抗とを含む。
[0009]
 この構成によれば、制御パッドとセルとの間にポリシリコン抵抗(内蔵抵抗)が介在している。この内蔵抵抗の抵抗値を調節することによって、制御電極の抵抗値および内蔵抵抗の抵抗値を合計した抵抗値(制御抵抗)において、内蔵抵抗の抵抗値を支配的にすることができる。そのため、制御電極の抵抗値にばらつきのある複数の半導体装置を並列に接続して使用する場合でも、内蔵抵抗の抵抗値を当該ばらつきよりも大きくしておくことによって、相対的に制御電極の抵抗値が低い半導体装置に対する電流の流れ込みを制限することができる。その結果、当該使用時のノイズの発生を低減することができる。
[0010]
 しかも、内蔵抵抗を構成するポリシリコンは、不純物の注入等によって簡単に抵抗値を制御できる材料であり、また、その加工に関しても、従来の半導体製造技術によって確立されている。したがって、本発明の内蔵抵抗の導入に当たって、半導体装置自体およびこれを備えるモジュールの構造が複雑になることを回避することもできる。
[0011]
 この発明の一実施形態では、前記制御パッドは、空間に周囲を取り囲まれて独立して形成されており、前記内蔵抵抗は、層間膜を介して前記制御パッドの下方領域に配置されている。
[0012]
 この構成によれば、制御パッドの下方、つまり、外部から複数のセルへ続く電流経路の入り口部で制御電流の流れ込みを制限することができる。これにより、特定のセルにだけ突入電流が流れることを防止することができる。その結果、複数のセル間におけるスイッチング速度のばらつきを低減することができる。
[0013]
 前記内蔵抵抗は、前記制御パッドの下方領域に選択的に配置されており、前記制御パッドの下方領域のうち前記内蔵抵抗が配置されていない第1領域には、前記層間膜が埋設されていてもよい。
[0014]
 その場合、前記内蔵抵抗と前記SiC半導体層との間に配置された絶縁膜をさらに含み、前記第1領域には、前記絶縁膜の延長部で構成された膜が前記層間膜と前記SiC半導体層との間に配置されていることが好ましい。
[0015]
 この構成によれば、内蔵抵抗が配置されていない第1領域において、SiC半導体層と制御パッドとの距離(絶縁膜の厚さ)を大きくできるので、これらの間の容量を低減することができる。
[0016]
 この発明の一実施形態では、前記SiC半導体層において、前記絶縁膜を挟んで前記内蔵抵抗に対向する領域には、1×10 19cm -3以下の濃度を有する不純物領域が選択的に形成されている。
[0017]
 この構成によれば、内蔵抵抗に対向する不純物領域の濃度が1×10 19cm -3以下であるため、絶縁膜の絶縁破壊を良好に抑制することができる。その場合、SiC半導体層がn型SiC半導体層であり、当該半導体層が、絶縁膜を挟んで内蔵抵抗に対向する領域に1×10 19cm -3以下のp 型領域を有していることが好ましい。p 型領域は、n型領域に比べてキャリアを蓄積し難いため、絶縁膜を挟んで互いに対向する内蔵抵抗とp 型領域との間の容量を低減することもできる。
[0018]
 この発明の一実施形態では、前記制御パッドの表面には、ボンディングワイヤが接続されるワイヤ領域が選択的に形成されており、前記内蔵抵抗は、前記SiC半導体層の法線方向から見た平面視において、前記ワイヤ領域を回避した領域に選択的に配置されている。
[0019]
 この構成によれば、ボンディングワイヤの接合時に、超音波等の衝撃によって内蔵抵抗がダメージを受けたり、それによって破壊されたりすることを抑制することができる。
[0020]
 その場合、前記内蔵抵抗は、前記制御パッドの周縁部の下方に配置されており、前記ワイヤ領域は、前記周縁部に取り囲まれた前記制御パッドの中央部に形成されていることが好ましい。
[0021]
 この発明の一実施形態では、前記層間膜を貫通し、前記制御パッドと前記内蔵抵抗とを電気的に接続するコンタクトビアとを含む。
[0022]
 この構成によれば、コンタクトビアの位置をSiC半導体層の表面に沿って変更する加工やビアの径を変更する加工等で、外部から複数のセルへ続く電流経路において、内蔵抵抗が寄与する抵抗値を簡単に調節することができる。しかも、これらの加工は、コンタクトビアを形成する際、距離設計やビア径設計に合わせたマスクを使用するだけでよいので、製造工程が複雑になることを防止することもできる。
[0023]
 この発明の一実施形態では、前記内蔵抵抗は、前記SiC半導体層の法線方向から見た平面視において、互いに対称性を持って複数配置されている。
[0024]
 この構成によれば、特定のセルにだけ突入電流が流れることを防止できるので、複数のセル間におけるスイッチング速度のばらつきを低減することができる。
[0025]
 前記制御電極は、SiCデバイスの閾値を上げる理由から、p型のポリシリコンからなることが好ましく、具体的には、前記制御電極は、p型不純物としてB(ホウ素)を含んでいることが好ましい。
[0026]
 B(ホウ素)含有ポリシリコンは、Si半導体装置で一般的に使用されるP(リン)含有ポリシリコンに対する比抵抗値が大きい。したがって、ホウ素含有ポリシリコン(内蔵抵抗)は、同じ抵抗値を実現する場合でも、リン含有ポリシリコンよりも小さな面積で済む。そのため、SiC半導体層上における内蔵抵抗の占有面積を小さくできるので、スペースの有効利用を図ることができる。
[0027]
 前記内蔵抵抗の抵抗値は、2Ω~40Ωであってもよい。
[0028]
 前記制御電極の抵抗値および前記内蔵抵抗の抵抗値を合計した抵抗値は、4Ω~50Ωであってもよい。
[0029]
 この発明の一実施形態では、前記内蔵抵抗のシート抵抗は、10Ω/□以上である。
[0030]
 実用上、内蔵抵抗のシート抵抗が10Ω/□以上であれば、内蔵抵抗の面積を大きくしなくても、内蔵抵抗全体の抵抗値を、複数の半導体装置間の抵抗値のばらつきよりも簡単に大きくすることができる。その結果、SiC半導体層上の領域のうち内蔵抵抗のために犠牲になる領域の面積を小さくできるので、他の要素のレイアウトへの影響が少なくて済む。
[0031]
 この発明の一実施形態では、前記SiC半導体層の法線方向から見た平面視において前記内蔵抵抗の大きさは、1つ当たり200μm□以下である。
[0032]
 実用上、内蔵抵抗の大きさが1つ当たり200μm□以下であれば、SiC半導体層上の領域のうち内蔵抵抗のために犠牲になる領域の面積を小さくでき、省スペース化を図ることができる。
[0033]
 この発明の一実施形態では、前記内蔵抵抗の厚さは、2μm以下である。
[0034]
 内蔵抵抗の厚さを2μm以下にすることによって、内蔵抵抗全体の抵抗値を、複数の半導体装置間の抵抗値のばらつきよりも簡単に大きくすることができる。逆に、内蔵抵抗が厚すぎると、その抵抗値が低くなり過ぎるため好ましいとは言えない。
[0035]
 この発明の一実施形態では、前記制御パッドと同様に前記半導体装置の最表面に配置され、所定の領域を区画するように前記制御パッドから延びるフィンガーをさらに含み、前記複数のセルは、前記フィンガーで区画された領域に配列されており、前記内蔵抵抗は、前記制御パッドと前記フィンガーとを接続している。
[0036]
 このように、制御パッドからフィンガーが延びる形態のデバイスに対しても、本願発明の特徴を良好に適用することができる。
[0037]
 この発明の一実施形態では、前記フィンガーは、メタル配線からなる。ポリシリコンよりも低抵抗なメタル配線でフィンガーを構成することによって、制御パッドから比較的距離がある位置のセルに対しても、制御電流を短時間で供給することができる。
[0038]
 この発明の一実施形態では、前記メタル配線は、Alからなる。Alは加工し易いので、フィンガーの形成工程を簡単にすることができる。
[0039]
 この発明の一実施形態では、前記メタル配線は、AlCuからなる。この構成によれば、フィンガーがAl配線の場合に比べて、パワーサイクル耐性を向上させることができる。
[0040]
 この発明の一実施形態では、前記メタル配線は、Cuからなる。この構成によれば、フィンガーがAl配線、AlCu配線の場合に比べて、抵抗率を低減することができる。
[0041]
 前記セルがMOSFETセルを構成しており、前記制御パッドは、前記MOSFETセルにゲート電圧を与えるためのゲートパッドを含んでいてもよい。その場合、前記MOSFETセルは、プレーナゲート構造を含んでいてもよいし、トレンチゲート構造を含んでいてもよい。また、前記セルがIGBTセルを構成しており、前記制御パッドは、前記IGBTセルゲート電圧を与えるためのゲートパッドを含んでいてもよい。
[0042]
 この発明による第2の半導体装置は、SiC半導体層と、外部との電気接続のために最表面に露出した制御パッドと、所定の領域を区画するように前記制御パッドから延び、前記制御パッドに電気的に接続されたフィンガーと、前記SiC半導体層において、前記フィンガーで区画された領域に配列され、前記制御パッドからの制御電圧によってオン/オフ制御される複数のセルと、オン時にチャネルが形成される前記セルのチャネル領域に対向する制御電極と、前記制御パッドおよび前記フィンガーよりも下方に配置され、前記制御パッドと前記フィンガーとを接続し、前記フィンガーと同じかそれよりも大きい抵抗値を有する材料からなる内蔵抵抗とを含む。その場合、前記内蔵抵抗は、メタルからなっていてもよい。
[0043]
 この発明による第3の半導体装置は、SiC半導体層と、前記SiC半導体層に形成され、所定の制御電圧によってオン/オフ制御される複数のセルと、オン時にチャネルが形成される前記セルのチャネル領域に対向する制御電極と、外部との電気接続のために最表面に露出しており、前記制御電極と物理的に分離されているが前記制御電極に電気的に接続された制御パッドと、前記制御パッドと前記制御電極とを電気的に接続するポリシリコンからなる内蔵抵抗とを含む。
[0044]
 本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。

図面の簡単な説明

[0045]
[図1] 図1は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
[図2] 図2は、図1の一点鎖線IIで囲まれた領域の拡大図である。
[図3] 図3aおよび図3bは、図2の二点鎖線IIIで囲まれた領域の拡大図であって、図3aは平面図を示し、図3bは図3aの切断線IIIb-IIIbで半導体装置を切断したときの断面図を示す。
[図4] 図4は、セルの構造の変形例を示す図である。
[図5] 図5は、本発明の一実施形態に係る半導体装置が適用されたモジュールの電気回路を示す電気回路図である。

発明を実施するための形態

[0046]
 以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
[0047]
 図1は、本発明の一実施形態に係る半導体装置1の模式的な平面図である。なお、図1では、明瞭化のため、実際の平面視では半導体装置1の最表面に露出していない要素の一部を実線で示している。
[0048]
 半導体装置1は、SiCが採用された半導体装置であって、たとえば、その最表面を法線方向から見た平面視(以下、単に「平面視」と言う。)において、四角形のチップ状に形成されている。
[0049]
 半導体装置1には、アクティブ領域2およびアクティブ領域2を取り囲む終端領域3が設定されている。アクティブ領域2は、この実施形態では、半導体装置1の内方領域において平面視略四角形状に形成されているが、その形状は特に制限されない。アクティブ領域2と終端領域3との間には、半導体装置1の耐圧を向上させるため、ガードリング(図示せず)が形成されていてもよい。
[0050]
 アクティブ領域2には、本発明の制御パッドの一例としてのゲートメタル44、ソースメタル43および本発明のフィンガーの一例としてのゲートフィンガー5が形成されている。そして、これらを覆うように、半導体装置1の最表面には、パッシベーション膜40が形成されている。パッシベーション膜40には、ゲートメタル44の一部およびソースメタル43の一部を、それぞれ、ゲートパッド4およびソースパッド6として露出させる開口41,42が形成されている。一方、ゲートフィンガー5は、その全体がパッシベーション膜40に覆われている。
[0051]
 ゲートメタル44、ゲートフィンガー5およびソースメタル43は、たとえば、Al(アルミニウム)、AlCu(アルミニウム-銅合金)、Cu(銅)等のメタル配線からなる。
[0052]
 ポリシリコンよりも低抵抗なメタル配線でゲートフィンガー5を構成することによって、ゲートメタル44から比較的距離がある位置(遠い位置)のトランジスタセル18(図2参照)に対しても、ゲート電流を短時間で供給することができる。また、Alであれば、その加工性が良いので(加工し易いので)、これらの配線の形成工程を簡単にすることができる。一方、AlCuはAlが使用される場合に比べて、半導体装置1のパワーサイクル耐性を向上させることができると共に、ゲートパッド4に関してボンディングワイヤの接合強度を向上させることもできる。Cuが使用される場合は、AlおよびAlCuの場合よりも抵抗率を低減できる利点がある。
[0053]
 ゲートメタル44は、アクティブ領域2の周縁部(終端領域3との境界付近)の一部に選択的に形成されている。ゲートフィンガー5は、ゲートパッド4の形成位置から、アクティブ領域2の周縁部に沿う方向およびアクティブ領域2の内方に向かう方向に分かれて延びている。これにより、アクティブ領域2には、ゲートメタル44を挟んで互いに異なる方向に延びる複数のゲートフィンガー5で区画された部分およびゲートフィンガー5の外方領域に、セル領域7,45が形成されている。
[0054]
 より具体的には、この実施形態では、ゲートメタル44は、平面視四角形状に形成され、アクティブ領域2の一辺8の中央部に選択的に配置されている。なお、アクティブ領域2の一辺8(ゲートメタル44が配置された辺)以外の辺は、一辺8の対辺9、およびこれらの辺8,9の両端部にそれぞれ連続する辺10,11である。
[0055]
 ゲートフィンガー5は、ゲートメタル44の周囲を、間隔を空けて取り囲むパッド周辺部12と、当該パッド周辺部12から、アクティブ領域2の当該一辺8に沿う方向および当該一辺8に直交する方向のそれぞれに延びる第1フィンガー13および第2フィンガー14とを含む。
[0056]
 パッド周辺部12は、ゲートメタル44の周囲に沿う平面視四角環状に形成されている。
[0057]
 第1フィンガー13は、パッド周辺部12に対して辺10およびその反対の辺11に向かう方向に、辺8に沿って一対形成されている。
[0058]
 第2フィンガー14は、第1フィンガー13に直交する方向に辺9までアクティブ領域2を横切る直線状の主部位15と、当該主部位15に一体的に接続され、当該接続箇所から第1フィンガー13に沿って延びる複数の枝部16とを含む。枝部16は、この実施形態では、主部位15の先端部と主部位15の途中部の二箇所に接続されて合計二対形成されているが、この数は特に制限されない。
[0059]
 こうして、アクティブ領域2には、第1フィンガー13および第2フィンガー14(主部位15および枝部16)によってセル領域7,45が区画されている。この実施形態では、第2フィンガー14の主部位15と中央の枝部16で形成された交差部の各角に一つずつ、合計4つの内側セル領域7が形成されている。また、アクティブ領域2の周縁とゲートフィンガー5との間には、アクティブ領域2の周縁に沿って環状の外側セル領域45が形成されている。
[0060]
 ソースメタル43は、内側および外側セル領域7,45のほぼ全体を覆うように形成されている。パッシベーション膜40には、ソースパッド6が各内側セル領域7に一つずつ配置されるように、合計4つの開口42が形成されている。
[0061]
 また、ソースメタル43には、ゲートメタル44の形状に応じた凹部17が形成されている。凹部17は、ゲートメタル44が第1フィンガー13に対してアクティブ領域2の内方側にセットバックされて配置されており、このゲートメタル44を回避するために形成された窪みである。
[0062]
 図2は、図1の一点鎖線IIで囲まれた領域の拡大図である。つまり、半導体装置1のゲートパッド4およびその近傍領域を拡大して示す図である。なお、図2では、明瞭化のため、実際の平面視では半導体装置1の最表面に露出していない要素の一部を実線で示している。
[0063]
 図2に示すように、ゲートフィンガー5(パッド周辺部12、第1フィンガー13および第2フィンガー14)で区画された内側および外側セル領域7,45には、複数のトランジスタセル18が配列されている。
[0064]
 複数のトランジスタセル18は、この実施形態では、内側および外側セル領域7,45のそれぞれにおいて、平面視で行列状に配列されている。ゲートフィンガー5の近傍では、複数のトランジスタセル18は、ゲートフィンガー5の形状に合わせて整列している。たとえば、複数のトランジスタセル18は、パッド周辺部12の角部の形状に合わせて屈曲して整列し、直線状の第2フィンガー14の主部位15の形状に合わせて直線状に整列している。ソースメタル43は、これら複数のトランジスタセル18を覆うように形成されている。
[0065]
 なお、図2では、明瞭化のため、ソースメタル43で覆われた複数のトランジスタセル18の一部のみを表している。また、複数のトランジスタセル18の配列形態は、行列状に限らず、たとえば、ストライプ状、千鳥状等であってもよい。また、各トランジスタセル18の平面形状は、四角形状に限らず、たとえば、円形状、三角形状、六角形状等であってもよい。
[0066]
 互いに隣り合うトランジスタセル18の間には、本発明の制御電極の一例としてのゲート電極19が形成されている。ゲート電極19は、内側および外側セル領域7,45においては、行列状のトランジスタセル18の各間に配置され、全体として平面視格子状に形成されている。一方、このゲート電極19は、内側および外側セル領域7,45だけでなく、ゲートフィンガー5が配置された領域にも形成され、当該ゲートフィンガー5の下方の部分がゲートフィンガー5に対してコンタクトしている。
[0067]
 この実施形態では、ゲート電極19の一部は、第1フィンガー13および第2フィンガー14の下方領域に形成され、コンタクト部として第1フィンガー13および第2フィンガー14に対向している。図2では、明瞭化のため、ゲート電極19の当該下方領域に形成された部分を、ハッチングを付した領域で表している。これにより、互いに隣り合う内側セル領域7のゲート電極19は、第2フィンガー14を下方で横切るゲート電極19を介して連続している。このゲート電極19の連続形態は、ゲートメタル44に隣り合う内側セル領域7と外側セル領域45との間に関しても同様である。つまり、これらの領域のゲート電極19は、第1フィンガー13を下方で横切るゲート電極19を介して連続している。
[0068]
 そして、第1フィンガー13および第2フィンガー14は、それぞれ、その下方領域に配置されたゲート電極19に対して、ゲートコンタクト20によって接続されている。ゲートコンタクト20は、第1フィンガー13および第2フィンガー14の各側縁から間隔を空けたフィンガー中央部において、それぞれの長手方向に沿って直線状に形成されている。
[0069]
 また、この実施形態では、ゲートメタル44の下方に複数の内蔵抵抗21が配置されている。複数の内蔵抵抗21を、ゲートメタル44の平面形状の重心位置から互いにほぼ等距離の位置に配置することによって、複数の内蔵抵抗21の配置に関して対称性を持たすことが好ましい。この実施形態では、複数の内蔵抵抗21は、平面視四角形状のゲートメタル44の重心Gから等距離にあるゲートメタル44の各角部に一つずつ配置されている。これにより、4つの内蔵抵抗21に対称性が与えられている。
[0070]
 このような対称性のパターンは、種々考えられ、たとえば、2つの内蔵抵抗21が、対角関係にあるゲートメタル44の2つの角部に一つずつ配置されていてもよいし、対辺関係にあるゲートメタル44の2つの辺に一つずつ互いに向かい合うように配置されていてもよい。また、たとえば、ゲートメタル44が平面視円形状の場合には、2つの内蔵抵抗21が、当該ゲートメタル44の直径の両端に一つずつ配置されていてもよいし、ゲートメタル44が平面視三角形状の場合には、3つの内蔵抵抗21が、当該ゲートメタル44の3つの角部に一つずつ配置されていてもよい。
[0071]
 各内蔵抵抗21は、ゲートメタル44とゲートフィンガー5(パッド周辺部12)との間の環状の隙間領域26を横切って、これらに跨るように形成されている。これにより、内蔵抵抗21は、ゲートメタル44およびゲートフィンガー5のそれぞれに対向している。ゲートメタル44およびゲートフィンガー5(パッド周辺部12)は、それぞれ、その下方領域に配置された内蔵抵抗21に対して、本発明のコンタクトビアの一例としてのパッド側コンタクト22およびセル側コンタクト23によって接続されている。
[0072]
 この実施形態では、4つの内蔵抵抗21は、対辺関係にあるゲートメタル44の2つの辺の各周縁部24の下方から、当該辺に直交する外側方向に延びてパッド周辺部12の下方に至っている。各内蔵抵抗21は、平面視四角形状に形成されており、たとえば、200μm□以下(200μm×200μm以下)の大きさを有している。実用上、内蔵抵抗21の大きさが1つ当たり200μm□以下であれば、SiCエピタキシャル層28(図3b参照)上の領域のうち内蔵抵抗21のために犠牲になる領域の面積を小さくでき、省スペース化を図ることができる。
[0073]
 また、パッド側コンタクト22およびセル側コンタクト23は、それぞれ、ゲートメタル44およびパッド周辺部12の辺に沿って互いに平行な直線状に形成されている。
[0074]
 内蔵抵抗21をゲートメタル44の中央部を回避した周縁部24の下方に配置し、さらに、内蔵抵抗21が配置された領域の上方領域をパッシベーション膜40で覆うことによって、ゲートメタル44の中央部には、内蔵抵抗21で取り囲まれた本発明のワイヤ領域としてのゲートパッド4が確保されている。ゲートパッド4は、ボンディングワイヤが接続される領域である。
[0075]
 すなわち、この実施形態では、内蔵抵抗21が配置された、ゲートメタル44の各角部を選択的にパッシベーション膜40で覆い、ゲートメタル44のその他の部分を開口41から露出させている。これにより、半導体装置1の最表面には、各角部が内方に凹んだ平面視四角形状のゲートパッド4が露出している。このように、内蔵抵抗21が配置された領域の上方領域をパッシベーション膜40で覆うことによって、ボンディングワイヤの接合時に、ゲートメタル44における内蔵抵抗21と重なる部分にボンディングワイヤが誤って接合されることを防止できる。その結果、ボンディングワイヤの接合時に、超音波等の衝撃によって内蔵抵抗21がダメージを受けたり、それによって破壊されたりすることを抑制することができる。
[0076]
 図3aおよび図3bは、図2の二点鎖線IIIで囲まれた領域の拡大図であって、図3aは平面図を示し、図3bは図3aの切断線IIIb-IIIbで半導体装置1を切断したときの断面図を示す。なお、図3aおよび図3bでは、明瞭化のため、各構成要素の縮尺が図1および図2とは異なる場合があり、図3aと図3bとの間でも各構成要素の縮尺が異なる場合がある。また、図3aおよび図3bでは、明瞭化のため、実際の平面視では半導体装置1の最表面に露出していない要素の一部を実線で示している。
[0077]
 次に、内蔵抵抗21およびその近傍領域のより詳細な構成を、半導体装置1の断面構造と共に説明する。
[0078]
 半導体装置1は、SiC基板27と、SiCエピタキシャル層28とを含む。SiCエピタキシャル層28は、SiC基板27に積層されており、この積層構造が本発明のSiC半導体層の一例として示されている。
[0079]
 SiC基板27およびSiCエピタキシャル層28は、それぞれ、n 型およびn 型のSiCである。n 型のSiC基板27の不純物濃度は、たとえば、1×10 17cm -3~1×10 21cm -3である。一方、n 型のSiCエピタキシャル層28の不純物濃度は、たとえば、1×10 14cm -3~1×10 17cm -3である。また、n型不純物としては、たとえば、N(窒素)、P(リン)、As(ひ素)等を使用できる(以下、同じ)。
[0080]
 内側セル領域7において、SiCエピタキシャル層28の表面部に複数のトランジスタセル18が形成されている。複数のトランジスタセル18は、p 型ボディ領域29と、p 型ボディ領域29の周縁から間隔を空けた内方領域に選択的に形成されたn 型ソース領域30と、n 型ソース領域30の周縁から間隔を空けた内方領域に選択的に形成されたp 型ボディコンタクト領域31とを含む。また、SiCエピタキシャル層28のn 型の部分は、複数のトランジスタセル18の共通のドレイン領域となっている。
[0081]
 図3aに示すように、平面視では、パッド周辺部12(ゲートフィンガー5)に沿うトランジスタセル18を除いて、p 型ボディコンタクト領域31を取り囲むようにn 型ソース領域30が形成され、さらに、n 型ソース領域30を取り囲むようにp 型ボディ領域29が形成されている。p 型ボディ領域29において、n 型ソース領域30を取り囲む環状の領域は、半導体装置1のオン時にチャネルが形成されるチャネル領域32である。なお、図3aおよび図3bは図示しないが、外側セル領域45の複数のトランジスタセル18も同様の構成を有している。
[0082]
 一方、パッド周辺部12(ゲートフィンガー5)に沿うトランジスタセル18では、p 型ボディ領域29およびp 型ボディコンタクト領域31が、それぞれ、後述するp 型領域34およびp 型領域33に電気的に接続されている。
[0083]
 p 型ボディ領域29の不純物濃度は、たとえば、1×10 14cm -3~1×10 19cm -3であり、n 型ソース領域30の不純物濃度は、たとえば、1×10 17cm -3~1×10 21cm -3であり、p 型ボディコンタクト領域31の不純物濃度は、たとえば、1×10 19cm -3~1×10 21cm -3である。
[0084]
 これらの領域29~31を形成するには、たとえば、SiCエピタキシャル層28の表面部に、イオン注入によってp 型ボディ領域29が形成される。その後、p 型ボディ領域29の表面部に、n型不純物およびp型不純物を順にイオン注入することによって、n 型ソース領域30およびp 型ボディコンタクト領域31が形成される。これにより、領域29~31からなるトランジスタセル18が形成される。p型不純物としては、たとえば、B(ホウ素)、Al(アルミニウム)等を使用できる(以下、同じ)。
[0085]
 アクティブ領域2において内側および外側セル領域7,45以外の領域、具体的には、ゲートメタル44、ゲートフィンガー5および隙間領域26の下方領域では、SiCエピタキシャル層28の表面部にp 型領域34が形成されている。p 型領域34の表面部には、p 型領域33が形成されている。
[0086]
 p 型領域33は、SiCエピタキシャル層28の内蔵抵抗21に対向する領域において、p 型領域34のp 型部分をSiC表面に選択的に露出させ、それ以外の領域においては、自身のp 型部分がSiC表面に選択的に露出するように、ゲートメタル44等の下方領域のほぼ全域に亘って形成されている。つまり、ゲートメタル44およびゲートフィンガー5は、内蔵抵抗21が配置された領域においてはp 型部分に対向しているが、それ以外の大部分の領域においては、p 型部分に対向している。また、p 型領域33およびp 型領域34は、それぞれ、ソースメタル43の下方まで延びるように形成されており、ソースメタル43(この実施形態では、ソースパッド6よりも外方部分)の下方において、p 型ボディコンタクト領域31およびp 型ボディ領域29に一体的に繋がっている。なお、図3aでは、パッド周辺部12(ゲートフィンガー5)に沿うトランジスタセル18のp 型ボディコンタクト領域31とp 型領域33とを、ハッチングを付した領域で表している。実用上、p 型ボディコンタクト領域31がソースメタル43と共にグランド電位に固定され、これによってp 型領域33が0Vで安定する。そのため、この実施形態のように、ゲートメタル44およびゲートフィンガー5の大部分はp 型領域33に対向させておくことが好ましい。
[0087]
 p 型領域33およびp 型領域34は、それぞれ、p 型ボディコンタクト領域31およびp 型ボディ領域29と同一の工程で形成され、その不純物濃度および深さも同じである。
[0088]
 SiCエピタキシャル層28の表面には、本発明の絶縁膜の一例としてのゲート絶縁膜35が形成されている。ゲート絶縁膜35は、酸化シリコン等の絶縁材料からなり、たとえば、0.001μm~1μmの厚さを有している。ゲート絶縁膜35は、ゲート電極19および内蔵抵抗21をSiCエピタキシャル層28から絶縁するための共通の絶縁膜である。
[0089]
 ゲート絶縁膜35上には、ゲート電極19および内蔵抵抗21が形成されている。ゲート電極19は、各トランジスタセル18のチャネル領域32に、ゲート絶縁膜35を挟んで対向するように形成されている。一方、内蔵抵抗21は、p 型領域34の露出p 型部分に、ゲート絶縁膜35を挟んで対向するように形成されている。
[0090]
 ゲート電極19および内蔵抵抗21は、いずれも、p型のポリシリコンからなり、同一工程で形成されてもよい。この実施形態では、ゲート電極19および内蔵抵抗21は、p型不純物としてB(ホウ素)を含んでいる。B(ホウ素)含有ポリシリコンは、Si半導体装置で一般的に使用されるリン(P)含有ポリシリコンに対する比抵抗値が大きい。したがって、ホウ素含有ポリシリコン(内蔵抵抗21)は、同じ抵抗値を実現する場合でも、リン含有ポリシリコンよりも小さな面積で済む。そのため、SiCエピタキシャル層28上における内蔵抵抗21の占有面積を小さくできるので、スペースの有効利用を図ることができる。
[0091]
 ポリシリコンに含まれるp型不純物の濃度は、ゲート電極19および内蔵抵抗21それぞれの設計抵抗値に合わせて適宜変更できる。当該濃度は、この実施形態では、内蔵抵抗21のシート抵抗が10Ω/□以上となるように設定されている。実用上、内蔵抵抗21のシート抵抗が10Ω/□以上であれば、内蔵抵抗21の面積を大きくしなくても、内蔵抵抗21全体の抵抗値を、複数の半導体装置1間の抵抗値のばらつきよりも簡単に大きくすることができる。たとえば、抵抗値のばらつきが0.1Ω~20Ωである場合に、小さな面積で、内蔵抵抗21の抵抗値を2Ω~40Ωとすることができる。その結果、SiCエピタキシャル層28上の領域のうち、内蔵抵抗21のために犠牲になる領域の面積を小さくできるので、他の要素のレイアウトへの影響が少なくて済む。また、この場合、ゲート電極19の抵抗値および内蔵抵抗21の抵抗値を合計した抵抗値は、4Ω~50Ωであることが好ましい。
[0092]
 また、ゲート電極19および内蔵抵抗21の厚さは、2μm以下であることが好ましい。内蔵抵抗21の厚さを2μm以下にすることによって、内蔵抵抗21全体の抵抗値を、複数の半導体装置1間の抵抗値のばらつきよりも簡単に大きくすることができる。逆に、内蔵抵抗21が厚すぎると、その抵抗値が低くなり過ぎるため好ましいとは言えない。
[0093]
 ゲート絶縁膜35上には、ゲート電極19および内蔵抵抗21を覆うように、層間膜36が形成されている。層間膜36は、酸化シリコン等の絶縁材料からなり、たとえば、0.1μm~5μmの厚さを有している。
[0094]
 また、層間膜36は、ゲート絶縁膜35上の領域のうち、ゲート電極19および内蔵抵抗21が配置されていない領域(第1領域)に入り込むように形成されている。これにより、内蔵抵抗21が配置されていない領域において、SiCエピタキシャル層28とゲートメタル44との距離(絶縁膜の厚さT)を大きくできるので、これらの間の容量を低減することができる。
[0095]
 この層間膜36を貫通するように、パッド側コンタクト22およびセル側コンタクト23が形成されている。パッド側コンタクト22およびセル側コンタクト23は、それぞれ、ゲートメタル44およびゲートフィンガー5(パッド周辺部12)と一体的に形成されたメタルビアからなる。
[0096]
 また、層間膜36には、n 型ソース領域31およびp 型ボディコンタクト領域31に対してソースメタル43からコンタクトをとるためのソースコンタクト46が貫通して形成されている。ソースコンタクト46は、ソースメタル43と一体的に形成されたメタルビアからなる。
[0097]
 層間膜36上には、ゲートメタル44、ゲートフィンガー5およびソースメタル43が、互いに間隔を空けて形成されている。
[0098]
 そして、ゲートメタル44、ゲートフィンガー5およびソースメタル43を覆うように、パッシベーション膜40が層間膜36上に形成されている。パッシベーション膜40には、ゲートメタル44およびソースメタル43の一部を露出させる開口41,42が形成されている。
[0099]
 以上のように、半導体装置1によれば、図3aおよび図3bに示すように、ゲートメタル44とゲートフィンガー5(パッド周辺部12)との間にポリシリコン抵抗(内蔵抵抗21)が介在している。つまり、外部から複数のトランジスタセル18へ続く電流経路の途中に、内蔵抵抗21が介在している。
[0100]
 この内蔵抵抗21の抵抗値を調節することによって、ゲート電極19の抵抗値および内蔵抵抗21の抵抗値を合計した抵抗値(ゲート抵抗)において、内蔵抵抗21の抵抗値を支配的にすることができる。そのため、ゲート電極19の抵抗値にばらつきのある複数の半導体装置1を並列に接続して使用する場合でも、内蔵抵抗21の抵抗値を当該ばらつきよりも大きくしておくことによって、相対的にゲート電極19の抵抗値が低い半導体装置1に対する電流の流れ込みを制限することができる。その結果、当該使用時のノイズの発生を低減することができる。
[0101]
 しかも、内蔵抵抗21を構成するポリシリコンは、不純物の注入等によって簡単に抵抗値を制御できる材料であり、また、その加工に関しても、従来の半導体製造技術によって確立されている。したがって、内蔵抵抗21の導入に当たって、半導体装置1自体およびこれを備えるモジュールの構造が複雑になることを回避することもできる。
[0102]
 なお、内蔵抵抗21に関しても、ゲート電極19と同様に、半導体装置1を製造する際の加工精度(エッチング寸法等)のばらつきによって、大きさや厚さにばらつきが生じる場合があるが、ゲート電極19に比べて加工寸法が小さいものである。したがって、内蔵抵抗21ばらつきが、ノイズ発生のきっかけになることは、ほとんどない。
[0103]
 また、内蔵抵抗21がゲートメタル44の下方でゲートメタル44に接続されているため、外部から複数のトランジスタセル18へ続く電流経路の入り口部でゲート電流の流れ込みを制限することができる。これにより、特定のトランジスタセル18にだけ突入電流が流れることを防止することができる。
[0104]
 たとえば、図2において、内蔵抵抗21がゲートフィンガー5の第1フィンガー13や第2フィンガー14の途中部に、これらのフィンガー13,14の迂回路として形成されている場合を考える。この場合、当該内蔵抵抗21よりもゲートメタル44に近い側では、内蔵抵抗21に到達する前に、フィンガー13,14からゲートコンタクト20を介してゲート電極19に突入電流が流れる場合がある。これに対し、この実施形態のように、電流経路の入り口部でゲート電流を制限できれば、複数のトランジスタセル18間におけるスイッチング速度のばらつきを低減することができる。
[0105]
 さらに、図2に示すように、内蔵抵抗21が対称性を持って配置されている。この特徴によっても、複数のトランジスタセル18間におけるスイッチング速度のばらつきを低減することができる。
[0106]
 また、図3aおよび図3bに示すように、SiCエピタキシャル層28において、内蔵抵抗21に対向する領域が、1×10 19cm -3以下の不純物濃度を有するp 型領域34である。そのため、ゲート絶縁膜35の絶縁破壊を良好に抑制することができる。さらに、p 型領域は、n型領域に比べてキャリアを蓄積し難いため、ゲート絶縁膜35を挟んで互いに対向する内蔵抵抗21とp 型領域34との間の容量を低減することもできる。
[0107]
 また、図3aおよび図3bに示すように、ゲートメタル44と内蔵抵抗21とは、メタルビアからなるパッド側コンタクト22で接続されている。そのため、パッド側コンタクト22の位置をSiCエピタキシャル層28の表面に沿って変更する加工やビアの径を変更する加工等で、外部から複数のトランジスタセル18へ続く電流経路において、内蔵抵抗21が寄与する抵抗値を簡単に調節することができる。
[0108]
 たとえば、図3bに破線で示すパッド側コンタクト37のように、パッド側コンタクト22よりもパッド周辺部12に近づけるだけで、内蔵抵抗21に対するコンタクト位置からパッド周辺部12までの距離をD からD へと簡単に短くすることができる。これにより、内蔵抵抗21の抵抗値を小さくすることができる。逆に、パッド周辺部12から遠ざければ、内蔵抵抗21の抵抗値を大きくすることができる。また、図3aに破線で示すパッド側コンタクト38のように、パッド側コンタクト22よりもビア径を小さくするだけで、内蔵抵抗21へ向かう電流経路の抵抗値を大きくすることができる。逆に、ビア径を大きくすれば、当該経路の抵抗値を小さくすることができる。
[0109]
 しかも、これらの加工は、パッド側コンタクト22(ビア)を形成する際、距離設計やビア径設計に合わせたマスクを使用するだけでよいので、製造工程が複雑になることを防止することもできる。
[0110]
 以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
[0111]
 たとえば、前述の実施形態では、トランジスタセル18がプレーナゲート構造のMOSFETセルである場合を取り上げたが、トランジスタセル18は、図4に示すように、トレンチゲート構造のMOSFETセルであってもよい。この場合、ゲート電極19は、複数のトランジスタセル18の各間に形成されたゲートトレンチ39に、ゲート絶縁膜35を介して埋設されている。
[0112]
 また、トランジスタセル18は、プレーナゲート構造もしくはトレンチゲート構造のIGBTセルであってもよい。この場合、n 型SiC基板27に代えて、p 型SiC基板27を用いればよい。
[0113]
 また、内蔵抵抗21は、ゲートメタル44の下方の層間膜36に埋め込まれている必要はなく、たとえば、層間膜36の表面に、ゲートメタル44とゲートフィンガー5と接続するポリシリコン配線を、本発明の内蔵抵抗として形成してもよい。
[0114]
 また、内蔵抵抗21の材料として、ポリシリコンに代えて、ゲートメタル44およびゲートフィンガー5と同じかそれよりも大きい抵抗値を有する材料(たとえば、Al(アルミニウム)、AlCu(アルミニウム-銅合金)、Cu(銅)等のメタル配線)を用いてもよい。内蔵抵抗21がメタルであっても、ゲートメタル44とゲートフィンガー5との間の距離を長くできるので、ゲート電極19の抵抗値および内蔵抵抗21の抵抗値を合計した抵抗値を大きくすることができる。
[0115]
 また、内蔵抵抗21は、ゲートメタル44の下方に形成されている必要はなく、たとえば、ゲートフィンガー5の下方に形成されていてもよい。
[0116]
 また、内蔵抵抗21は、ゲートメタル44の周縁部24の一部に沿う直線状であってもよいし、ゲートメタル44の周縁部24の全周に沿う環状であってもよい。
[0117]
 また、前述の半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
[0118]
 図5は、本発明の一実施形態に係る半導体装置が適用されたモジュールの電気回路を示す電気回路図である。
[0119]
 モジュール100は、複数の半導体装置(チップ)101~104と、ドレイン端子105と、ソース端子106と、ゲート端子107とを含んでいる。各半導体装置101~104は、図1~図3に示される半導体装置1から構成されている。各半導体装置101~104は、図4に示される半導体装置から構成されていてもよい。複数の半導体装置101~104は、並列に接続されている。
[0120]
 各半導体装置101~104は、並列に接続された複数のトランジスタセル18(図2、図3aおよび図3b参照)と、並列に接続された4つの内蔵抵抗41(図2、図3aおよび図3b参照)を含んでいる。図5では、並列に接続された複数のトランジスタセル18を1つのトランジスタセルTrで表し、並列に接続された4つの内蔵抵抗41を1つの抵抗Rで表している。
[0121]
 各半導体装置101~104のゲート電極は、それに内蔵されている内蔵抵抗Rを介して、モジュール100のゲート端子107に接続されている。各半導体装置101~104のドレイン電極は、モジュール100のドレイン端子105に接続されている。各半導体装置101~104のソース電極は、モジュール100のソース端106に接続されている。
[0122]
 このモジュール100では、各半導体装置101~104内に、各半導体装置101~104内のゲート抵抗よりも大きな抵抗値を有する内蔵抵抗Rが内蔵されている。したがって、このモジュール100では、各半導体装置101~104内のゲート抵抗よりも大きな抵抗値を有する外付けのゲート抵抗を、各半導体装置101~104に設ける場合に比べて、モジュールの構造が簡単となる。
[0123]
 本発明の実施形態について詳細に説明したが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
[0124]
 この出願は、2013年11月28日に日本国特許庁に提出された特願2013-246474号に対応しており、その出願の全開示はここに引用により組み込まれるものとする。

符号の説明

[0125]
 1 半導体装置
 2 アクティブ領域
 4 ゲートパッド
 5 ゲートフィンガー
 7 内側セル領域
 12 パッド周辺部
 13 第1フィンガー
 14 第2フィンガー
 15 主部位
 16 枝部
 18 トランジスタセル
 19 ゲート電極
 20 ゲートコンタクト
 21 内蔵抵抗
 22 パッド側コンタクト
 23 セル側コンタクト
 24 周縁部
 27 SiC基板
 28 SiCエピタキシャル層
 29 p 型ボディ領域
 30 n 型ボディ領域
 31 p 型ボディコンタクト領域
 32 チャネル領域
 33 p 型領域
 34 p 型領域
 35 ゲート絶縁膜
 36 層間膜
 37 パッド側コンタクト
 38 パッド側コンタクト
 39 ゲートトレンチ
 44 ゲートメタル

請求の範囲

[請求項1]
 SiC半導体層と、
 前記SiC半導体層に形成され、所定の制御電圧によってオン/オフ制御される複数のセルと、
 オン時にチャネルが形成される前記セルのチャネル領域に対向する制御電極と、
 外部との電気接続のために最表面に露出しており、前記制御電極と物理的に分離されているが前記制御電極に電気的に接続された制御パッドと、
 前記制御パッドよりも下方に配置され、前記制御パッドと前記制御電極とを電気的に接続するポリシリコンからなる内蔵抵抗とを含む、半導体装置。
[請求項2]
 前記制御パッドは、空間に周囲を取り囲まれて独立して形成されており、
 前記内蔵抵抗は、層間膜を介して前記制御パッドの下方領域に配置されている、請求項1に記載の半導体装置。
[請求項3]
 前記内蔵抵抗は、前記制御パッドの下方領域に選択的に配置されており、
 前記制御パッドの下方領域のうち前記内蔵抵抗が配置されていない第1領域には、前記層間膜が埋設されている、請求項2に記載の半導体装置。
[請求項4]
 前記内蔵抵抗と前記SiC半導体層との間に配置された絶縁膜をさらに含み、
 前記第1領域には、前記絶縁膜の延長部で構成された膜が前記層間膜と前記SiC半導体層との間に配置されている、請求項3に記載の半導体装置。
[請求項5]
 前記SiC半導体層において、前記絶縁膜を挟んで前記内蔵抵抗に対向する領域には、1×10 19cm -3以下の濃度を有する不純物領域が選択的に形成されている、請求項4に記載の半導体装置。
[請求項6]
 前記制御パッドの表面には、ボンディングワイヤが接続されるワイヤ領域が選択的に形成されており、
 前記内蔵抵抗は、前記SiC半導体層の法線方向から見た平面視において、前記ワイヤ領域を回避した領域に選択的に配置されている、請求項2~5のいずれか一項に記載の半導体装置。
[請求項7]
 前記内蔵抵抗は、前記制御パッドの周縁部の下方に配置されており、
 前記ワイヤ領域は、前記周縁部に取り囲まれた前記制御パッドの中央部に形成されている、請求項6に記載の半導体装置。
[請求項8]
 前記層間膜を貫通し、前記制御パッドと前記内蔵抵抗とを電気的に接続するコンタクトビアとを含む、請求項2~7のいずれか一項に記載の半導体装置。
[請求項9]
 前記内蔵抵抗は、前記SiC半導体層の法線方向から見た平面視において、互いに対称性を持って複数配置されている、請求項1~8のいずれか一項に記載の半導体装置。
[請求項10]
 前記制御電極は、p型のポリシリコンからなる、請求項1~9のいずれか一項に記載の半導体装置。
[請求項11]
 前記制御電極は、p型不純物としてB(ホウ素)を含んでいる、請求項10に記載の半導体装置。
[請求項12]
 前記内蔵抵抗の抵抗値は、2Ω~40Ωである、請求項1~11のいずれか一項に記載の半導体装置。
[請求項13]
 前記制御電極の抵抗値および前記内蔵抵抗の抵抗値を合計した抵抗値は、4Ω~50Ωである、請求項1~12のいずれか一項に記載の半導体装置。
[請求項14]
 前記内蔵抵抗のシート抵抗は、10Ω/□以上である、請求項1~13のいずれか一項に記載の半導体装置。
[請求項15]
 前記SiC半導体層の法線方向から見た平面視において前記内蔵抵抗の大きさは、1つ当たり200μm□以下である、請求項1~14のいずれか一項に記載の半導体装置。
[請求項16]
 前記内蔵抵抗の厚さは、2μm以下である、請求項1~15のいずれか一項に記載の半導体装置。
[請求項17]
 前記制御パッドと同様に前記半導体装置の最表面に配置され、所定の領域を区画するように前記制御パッドから延びるフィンガーをさらに含み、
 前記複数のセルは、前記フィンガーで区画された領域に配列されており、
 前記内蔵抵抗は、前記制御パッドと前記フィンガーとを接続している、請求項1~16のいずれか一項に記載の半導体装置。
[請求項18]
 前記フィンガーは、メタル配線からなる、請求項17に記載の半導体装置。
[請求項19]
 前記メタル配線は、Alからなる、請求項18に記載の半導体装置。
[請求項20]
 前記メタル配線は、AlCuからなる、請求項18に記載の半導体装置。
[請求項21]
 前記メタル配線は、Cuからなる、請求項18に記載の半導体装置。
[請求項22]
 前記セルがMOSFETセルを構成しており、
 前記制御パッドは、前記MOSFETセルにゲート電圧を与えるためのゲートパッドを含む、請求項1~21のいずれか一項に記載の半導体装置。
[請求項23]
 前記MOSFETセルは、プレーナゲート構造を含む、請求項22に記載の半導体装置。
[請求項24]
 前記MOSFETセルは、トレンチゲート構造を含む、請求項22または23に記載の半導体装置。
[請求項25]
 前記セルがIGBTセルを構成しており、
 前記制御パッドは、前記IGBTセルゲート電圧を与えるためのゲートパッドを含む、請求項1~21のいずれか一項に記載の半導体装置。
[請求項26]
 SiC半導体層と、
 外部との電気接続のために最表面に露出した制御パッドと、
 所定の領域を区画するように前記制御パッドから延び、前記制御パッドに電気的に接続されたフィンガーと、
 前記SiC半導体層において、前記フィンガーで区画された領域に配列され、前記制御パッドからの制御電圧によってオン/オフ制御される複数のセルと、
 オン時にチャネルが形成される前記セルのチャネル領域に対向する制御電極と、
 前記制御パッドおよび前記フィンガーよりも下方に配置され、前記制御パッドと前記フィンガーとを接続し、前記フィンガーと同じがそれよりも大きい抵抗値を有する材料からなる内蔵抵抗とを含む、半導体装置。
[請求項27]
 前記内蔵抵抗は、メタルからなる、請求項26に記載の半導体装置。
[請求項28]
 SiC半導体層と、
 前記SiC半導体層に形成され、所定の制御電圧によってオン/オフ制御される複数のセルと、
 オン時にチャネルが形成される前記セルのチャネル領域に対向する制御電極と、
 外部との電気接続のために最表面に露出しており、前記制御電極と物理的に分離されているが前記制御電極に電気的に接続された制御パッドと、
 前記制御パッドと前記制御電極とを電気的に接続するポリシリコンからなる内蔵抵抗とを含む、半導体装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]