明 細 書
技術分野
[0001]
本発明は、ＳｉＣ半導体装置に関する。
背景技術
[0002]
特許文献１は、ゲートパッドと、ポリシリコンからなるゲート連結配線と、ゲート連結配線上に形成され、ゲートパッドと一体的に連なるゲート金属配線とを含む半導体装置を開示している。ゲートパッドに電圧が印加されると、ゲート金属配線およびゲート連結配線を介して、能動領域に形成されたＭＯＳＦＥＴに電力が供給される。
先行技術文献
特許文献
[0003]
特許文献1 : 特開２０１０－２３８８８５号公報
発明の概要
発明が解決しようとする課題
[0004]
実用上、互いに並列に接続された複数の半導体装置（チップ）を有するモジュールが使用される場合がある。モジュールには、各チップのゲートに一括して電気的に接続されたゲート端子が設けられる。当該ゲート端子に制御電圧を与えることによって、各内蔵チップのゲートに同時に電圧が印加されてスイッチング動作が行われる。
[0005]
しかしながら、このようなモジュールでは、オン時にノイズが発生し易いという課題がある。これは、ゲート抵抗に関して複数のチップ間でばらつきがあり、オン制御の初期において、相対的にゲート抵抗が低いチップに電流が集中するためである。また、ゲート抵抗のばらつきは、チップを製造する際の加工精度（エッチング寸法等）のばらつきによって生じるものであるから、これを排除することは難しい。
[0006]
一方、各チップ内のゲート抵抗よりも大きな抵抗値を有する外付けのゲート抵抗を、チップ一つ一つに対して設けてもよいが、モジュールの構造が複雑になり、組み立てが難しいという別の課題が発生する。
[0007]
そこで、本発明の目的は、簡単な構造で、複数の半導体装置を並列に接続して同時に使用してもノイズの発生を低減できる半導体装置を提供することである。
課題を解決するための手段
[0008]
この発明による第１の半導体装置は、ＳｉＣ半導体層と、前記ＳｉＣ半導体層に形成され、所定の制御電圧によってオン／オフ制御される複数のセルと、オン時にチャネルが形成される前記セルのチャネル領域に対向する制御電極と、外部との電気接続のために最表面に露出しており、前記制御電極と物理的に分離されているが前記制御電極に電気的に接続された制御パッドと、前記制御パッドよりも下方に配置され、前記制御パッドと前記制御電極とを電気的に接続するポリシリコンからなる内蔵抵抗とを含む。
[0009]
この構成によれば、制御パッドとセルとの間にポリシリコン抵抗（内蔵抵抗）が介在している。この内蔵抵抗の抵抗値を調節することによって、制御電極の抵抗値および内蔵抵抗の抵抗値を合計した抵抗値（制御抵抗）において、内蔵抵抗の抵抗値を支配的にすることができる。そのため、制御電極の抵抗値にばらつきのある複数の半導体装置を並列に接続して使用する場合でも、内蔵抵抗の抵抗値を当該ばらつきよりも大きくしておくことによって、相対的に制御電極の抵抗値が低い半導体装置に対する電流の流れ込みを制限することができる。その結果、当該使用時のノイズの発生を低減することができる。
[0010]
しかも、内蔵抵抗を構成するポリシリコンは、不純物の注入等によって簡単に抵抗値を制御できる材料であり、また、その加工に関しても、従来の半導体製造技術によって確立されている。したがって、本発明の内蔵抵抗の導入に当たって、半導体装置自体およびこれを備えるモジュールの構造が複雑になることを回避することもできる。
[0011]
この発明の一実施形態では、前記制御パッドは、空間に周囲を取り囲まれて独立して形成されており、前記内蔵抵抗は、層間膜を介して前記制御パッドの下方領域に配置されている。
[0012]
この構成によれば、制御パッドの下方、つまり、外部から複数のセルへ続く電流経路の入り口部で制御電流の流れ込みを制限することができる。これにより、特定のセルにだけ突入電流が流れることを防止することができる。その結果、複数のセル間におけるスイッチング速度のばらつきを低減することができる。
[0013]
前記内蔵抵抗は、前記制御パッドの下方領域に選択的に配置されており、前記制御パッドの下方領域のうち前記内蔵抵抗が配置されていない第１領域には、前記層間膜が埋設されていてもよい。
[0014]
その場合、前記内蔵抵抗と前記ＳｉＣ半導体層との間に配置された絶縁膜をさらに含み、前記第１領域には、前記絶縁膜の延長部で構成された膜が前記層間膜と前記ＳｉＣ半導体層との間に配置されていることが好ましい。
[0015]
この構成によれば、内蔵抵抗が配置されていない第１領域において、ＳｉＣ半導体層と制御パッドとの距離（絶縁膜の厚さ）を大きくできるので、これらの間の容量を低減することができる。
[0016]
この発明の一実施形態では、前記ＳｉＣ半導体層において、前記絶縁膜を挟んで前記内蔵抵抗に対向する領域には、１×１０
１９ｃｍ
－３以下の濃度を有する不純物領域が選択的に形成されている。
[0017]
この構成によれば、内蔵抵抗に対向する不純物領域の濃度が１×１０
１９ｃｍ
－３以下であるため、絶縁膜の絶縁破壊を良好に抑制することができる。その場合、ＳｉＣ半導体層がｎ型ＳｉＣ半導体層であり、当該半導体層が、絶縁膜を挟んで内蔵抵抗に対向する領域に１×１０
１９ｃｍ
－３以下のｐ
－型領域を有していることが好ましい。ｐ
－型領域は、ｎ型領域に比べてキャリアを蓄積し難いため、絶縁膜を挟んで互いに対向する内蔵抵抗とｐ
－型領域との間の容量を低減することもできる。
[0018]
この発明の一実施形態では、前記制御パッドの表面には、ボンディングワイヤが接続されるワイヤ領域が選択的に形成されており、前記内蔵抵抗は、前記ＳｉＣ半導体層の法線方向から見た平面視において、前記ワイヤ領域を回避した領域に選択的に配置されている。
[0019]
この構成によれば、ボンディングワイヤの接合時に、超音波等の衝撃によって内蔵抵抗がダメージを受けたり、それによって破壊されたりすることを抑制することができる。
[0020]
その場合、前記内蔵抵抗は、前記制御パッドの周縁部の下方に配置されており、前記ワイヤ領域は、前記周縁部に取り囲まれた前記制御パッドの中央部に形成されていることが好ましい。
[0021]
この発明の一実施形態では、前記層間膜を貫通し、前記制御パッドと前記内蔵抵抗とを電気的に接続するコンタクトビアとを含む。
[0022]
この構成によれば、コンタクトビアの位置をＳｉＣ半導体層の表面に沿って変更する加工やビアの径を変更する加工等で、外部から複数のセルへ続く電流経路において、内蔵抵抗が寄与する抵抗値を簡単に調節することができる。しかも、これらの加工は、コンタクトビアを形成する際、距離設計やビア径設計に合わせたマスクを使用するだけでよいので、製造工程が複雑になることを防止することもできる。
[0023]
この発明の一実施形態では、前記内蔵抵抗は、前記ＳｉＣ半導体層の法線方向から見た平面視において、互いに対称性を持って複数配置されている。
[0024]
この構成によれば、特定のセルにだけ突入電流が流れることを防止できるので、複数のセル間におけるスイッチング速度のばらつきを低減することができる。
[0025]
前記制御電極は、ＳｉＣデバイスの閾値を上げる理由から、ｐ型のポリシリコンからなることが好ましく、具体的には、前記制御電極は、ｐ型不純物としてＢ（ホウ素）を含んでいることが好ましい。
[0026]
Ｂ（ホウ素）含有ポリシリコンは、Ｓｉ半導体装置で一般的に使用されるＰ（リン）含有ポリシリコンに対する比抵抗値が大きい。したがって、ホウ素含有ポリシリコン（内蔵抵抗）は、同じ抵抗値を実現する場合でも、リン含有ポリシリコンよりも小さな面積で済む。そのため、ＳｉＣ半導体層上における内蔵抵抗の占有面積を小さくできるので、スペースの有効利用を図ることができる。
[0027]
前記内蔵抵抗の抵抗値は、２Ω～４０Ωであってもよい。
[0028]
前記制御電極の抵抗値および前記内蔵抵抗の抵抗値を合計した抵抗値は、４Ω～５０Ωであってもよい。
[0029]
この発明の一実施形態では、前記内蔵抵抗のシート抵抗は、１０Ω／□以上である。
[0030]
実用上、内蔵抵抗のシート抵抗が１０Ω／□以上であれば、内蔵抵抗の面積を大きくしなくても、内蔵抵抗全体の抵抗値を、複数の半導体装置間の抵抗値のばらつきよりも簡単に大きくすることができる。その結果、ＳｉＣ半導体層上の領域のうち内蔵抵抗のために犠牲になる領域の面積を小さくできるので、他の要素のレイアウトへの影響が少なくて済む。
[0031]
この発明の一実施形態では、前記ＳｉＣ半導体層の法線方向から見た平面視において前記内蔵抵抗の大きさは、１つ当たり２００μｍ□以下である。
[0032]
実用上、内蔵抵抗の大きさが１つ当たり２００μｍ□以下であれば、ＳｉＣ半導体層上の領域のうち内蔵抵抗のために犠牲になる領域の面積を小さくでき、省スペース化を図ることができる。
[0033]
この発明の一実施形態では、前記内蔵抵抗の厚さは、２μｍ以下である。
[0034]
内蔵抵抗の厚さを２μｍ以下にすることによって、内蔵抵抗全体の抵抗値を、複数の半導体装置間の抵抗値のばらつきよりも簡単に大きくすることができる。逆に、内蔵抵抗が厚すぎると、その抵抗値が低くなり過ぎるため好ましいとは言えない。
[0035]
この発明の一実施形態では、前記制御パッドと同様に前記半導体装置の最表面に配置され、所定の領域を区画するように前記制御パッドから延びるフィンガーをさらに含み、前記複数のセルは、前記フィンガーで区画された領域に配列されており、前記内蔵抵抗は、前記制御パッドと前記フィンガーとを接続している。
[0036]
このように、制御パッドからフィンガーが延びる形態のデバイスに対しても、本願発明の特徴を良好に適用することができる。
[0037]
この発明の一実施形態では、前記フィンガーは、メタル配線からなる。ポリシリコンよりも低抵抗なメタル配線でフィンガーを構成することによって、制御パッドから比較的距離がある位置のセルに対しても、制御電流を短時間で供給することができる。
[0038]
この発明の一実施形態では、前記メタル配線は、Ａｌからなる。Ａｌは加工し易いので、フィンガーの形成工程を簡単にすることができる。
[0039]
この発明の一実施形態では、前記メタル配線は、ＡｌＣｕからなる。この構成によれば、フィンガーがＡｌ配線の場合に比べて、パワーサイクル耐性を向上させることができる。
[0040]
この発明の一実施形態では、前記メタル配線は、Ｃｕからなる。この構成によれば、フィンガーがＡｌ配線、ＡｌＣｕ配線の場合に比べて、抵抗率を低減することができる。
[0041]
前記セルがＭＯＳＦＥＴセルを構成しており、前記制御パッドは、前記ＭＯＳＦＥＴセルにゲート電圧を与えるためのゲートパッドを含んでいてもよい。その場合、前記ＭＯＳＦＥＴセルは、プレーナゲート構造を含んでいてもよいし、トレンチゲート構造を含んでいてもよい。また、前記セルがＩＧＢＴセルを構成しており、前記制御パッドは、前記ＩＧＢＴセルゲート電圧を与えるためのゲートパッドを含んでいてもよい。
[0042]
この発明による第２の半導体装置は、ＳｉＣ半導体層と、外部との電気接続のために最表面に露出した制御パッドと、所定の領域を区画するように前記制御パッドから延び、前記制御パッドに電気的に接続されたフィンガーと、前記ＳｉＣ半導体層において、前記フィンガーで区画された領域に配列され、前記制御パッドからの制御電圧によってオン／オフ制御される複数のセルと、オン時にチャネルが形成される前記セルのチャネル領域に対向する制御電極と、前記制御パッドおよび前記フィンガーよりも下方に配置され、前記制御パッドと前記フィンガーとを接続し、前記フィンガーと同じかそれよりも大きい抵抗値を有する材料からなる内蔵抵抗とを含む。その場合、前記内蔵抵抗は、メタルからなっていてもよい。
[0043]
この発明による第３の半導体装置は、ＳｉＣ半導体層と、前記ＳｉＣ半導体層に形成され、所定の制御電圧によってオン／オフ制御される複数のセルと、オン時にチャネルが形成される前記セルのチャネル領域に対向する制御電極と、外部との電気接続のために最表面に露出しており、前記制御電極と物理的に分離されているが前記制御電極に電気的に接続された制御パッドと、前記制御パッドと前記制御電極とを電気的に接続するポリシリコンからなる内蔵抵抗とを含む。
[0044]
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図面の簡単な説明
[0045]
[図1] 図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
[図2] 図２は、図１の一点鎖線IIで囲まれた領域の拡大図である。
[図3] 図３ａおよび図３ｂは、図２の二点鎖線IIIで囲まれた領域の拡大図であって、図３ａは平面図を示し、図３ｂは図３ａの切断線IIIｂ－IIIｂで半導体装置を切断したときの断面図を示す。
[図4] 図４は、セルの構造の変形例を示す図である。
[図5] 図５は、本発明の一実施形態に係る半導体装置が適用されたモジュールの電気回路を示す電気回路図である。
発明を実施するための形態
[0046]
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
[0047]
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。なお、図１では、明瞭化のため、実際の平面視では半導体装置１の最表面に露出していない要素の一部を実線で示している。
[0048]
半導体装置１は、ＳｉＣが採用された半導体装置であって、たとえば、その最表面を法線方向から見た平面視（以下、単に「平面視」と言う。）において、四角形のチップ状に形成されている。
[0049]
半導体装置１には、アクティブ領域２およびアクティブ領域２を取り囲む終端領域３が設定されている。アクティブ領域２は、この実施形態では、半導体装置１の内方領域において平面視略四角形状に形成されているが、その形状は特に制限されない。アクティブ領域２と終端領域３との間には、半導体装置１の耐圧を向上させるため、ガードリング（図示せず）が形成されていてもよい。
[0050]
アクティブ領域２には、本発明の制御パッドの一例としてのゲートメタル４４、ソースメタル４３および本発明のフィンガーの一例としてのゲートフィンガー５が形成されている。そして、これらを覆うように、半導体装置１の最表面には、パッシベーション膜４０が形成されている。パッシベーション膜４０には、ゲートメタル４４の一部およびソースメタル４３の一部を、それぞれ、ゲートパッド４およびソースパッド６として露出させる開口４１，４２が形成されている。一方、ゲートフィンガー５は、その全体がパッシベーション膜４０に覆われている。
[0051]
ゲートメタル４４、ゲートフィンガー５およびソースメタル４３は、たとえば、Ａｌ（アルミニウム）、ＡｌＣｕ（アルミニウム－銅合金）、Ｃｕ（銅）等のメタル配線からなる。
[0052]
ポリシリコンよりも低抵抗なメタル配線でゲートフィンガー５を構成することによって、ゲートメタル４４から比較的距離がある位置（遠い位置）のトランジスタセル１８（図２参照）に対しても、ゲート電流を短時間で供給することができる。また、Ａｌであれば、その加工性が良いので（加工し易いので）、これらの配線の形成工程を簡単にすることができる。一方、ＡｌＣｕはＡｌが使用される場合に比べて、半導体装置１のパワーサイクル耐性を向上させることができると共に、ゲートパッド４に関してボンディングワイヤの接合強度を向上させることもできる。Ｃｕが使用される場合は、ＡｌおよびＡｌＣｕの場合よりも抵抗率を低減できる利点がある。
[0053]
ゲートメタル４４は、アクティブ領域２の周縁部（終端領域３との境界付近）の一部に選択的に形成されている。ゲートフィンガー５は、ゲートパッド４の形成位置から、アクティブ領域２の周縁部に沿う方向およびアクティブ領域２の内方に向かう方向に分かれて延びている。これにより、アクティブ領域２には、ゲートメタル４４を挟んで互いに異なる方向に延びる複数のゲートフィンガー５で区画された部分およびゲートフィンガー５の外方領域に、セル領域７，４５が形成されている。
[0054]
より具体的には、この実施形態では、ゲートメタル４４は、平面視四角形状に形成され、アクティブ領域２の一辺８の中央部に選択的に配置されている。なお、アクティブ領域２の一辺８（ゲートメタル４４が配置された辺）以外の辺は、一辺８の対辺９、およびこれらの辺８，９の両端部にそれぞれ連続する辺１０，１１である。
[0055]
ゲートフィンガー５は、ゲートメタル４４の周囲を、間隔を空けて取り囲むパッド周辺部１２と、当該パッド周辺部１２から、アクティブ領域２の当該一辺８に沿う方向および当該一辺８に直交する方向のそれぞれに延びる第１フィンガー１３および第２フィンガー１４とを含む。
[0056]
パッド周辺部１２は、ゲートメタル４４の周囲に沿う平面視四角環状に形成されている。
[0057]
第１フィンガー１３は、パッド周辺部１２に対して辺１０およびその反対の辺１１に向かう方向に、辺８に沿って一対形成されている。
[0058]
第２フィンガー１４は、第１フィンガー１３に直交する方向に辺９までアクティブ領域２を横切る直線状の主部位１５と、当該主部位１５に一体的に接続され、当該接続箇所から第１フィンガー１３に沿って延びる複数の枝部１６とを含む。枝部１６は、この実施形態では、主部位１５の先端部と主部位１５の途中部の二箇所に接続されて合計二対形成されているが、この数は特に制限されない。
[0059]
こうして、アクティブ領域２には、第１フィンガー１３および第２フィンガー１４（主部位１５および枝部１６）によってセル領域７，４５が区画されている。この実施形態では、第２フィンガー１４の主部位１５と中央の枝部１６で形成された交差部の各角に一つずつ、合計４つの内側セル領域７が形成されている。また、アクティブ領域２の周縁とゲートフィンガー５との間には、アクティブ領域２の周縁に沿って環状の外側セル領域４５が形成されている。
[0060]
ソースメタル４３は、内側および外側セル領域７，４５のほぼ全体を覆うように形成されている。パッシベーション膜４０には、ソースパッド６が各内側セル領域７に一つずつ配置されるように、合計４つの開口４２が形成されている。
[0061]
また、ソースメタル４３には、ゲートメタル４４の形状に応じた凹部１７が形成されている。凹部１７は、ゲートメタル４４が第１フィンガー１３に対してアクティブ領域２の内方側にセットバックされて配置されており、このゲートメタル４４を回避するために形成された窪みである。
[0062]
図２は、図１の一点鎖線IIで囲まれた領域の拡大図である。つまり、半導体装置１のゲートパッド４およびその近傍領域を拡大して示す図である。なお、図２では、明瞭化のため、実際の平面視では半導体装置１の最表面に露出していない要素の一部を実線で示している。
[0063]
図２に示すように、ゲートフィンガー５（パッド周辺部１２、第１フィンガー１３および第２フィンガー１４）で区画された内側および外側セル領域７，４５には、複数のトランジスタセル１８が配列されている。
[0064]
複数のトランジスタセル１８は、この実施形態では、内側および外側セル領域７，４５のそれぞれにおいて、平面視で行列状に配列されている。ゲートフィンガー５の近傍では、複数のトランジスタセル１８は、ゲートフィンガー５の形状に合わせて整列している。たとえば、複数のトランジスタセル１８は、パッド周辺部１２の角部の形状に合わせて屈曲して整列し、直線状の第２フィンガー１４の主部位１５の形状に合わせて直線状に整列している。ソースメタル４３は、これら複数のトランジスタセル１８を覆うように形成されている。
[0065]
なお、図２では、明瞭化のため、ソースメタル４３で覆われた複数のトランジスタセル１８の一部のみを表している。また、複数のトランジスタセル１８の配列形態は、行列状に限らず、たとえば、ストライプ状、千鳥状等であってもよい。また、各トランジスタセル１８の平面形状は、四角形状に限らず、たとえば、円形状、三角形状、六角形状等であってもよい。
[0066]
互いに隣り合うトランジスタセル１８の間には、本発明の制御電極の一例としてのゲート電極１９が形成されている。ゲート電極１９は、内側および外側セル領域７，４５においては、行列状のトランジスタセル１８の各間に配置され、全体として平面視格子状に形成されている。一方、このゲート電極１９は、内側および外側セル領域７，４５だけでなく、ゲートフィンガー５が配置された領域にも形成され、当該ゲートフィンガー５の下方の部分がゲートフィンガー５に対してコンタクトしている。
[0067]
この実施形態では、ゲート電極１９の一部は、第１フィンガー１３および第２フィンガー１４の下方領域に形成され、コンタクト部として第１フィンガー１３および第２フィンガー１４に対向している。図２では、明瞭化のため、ゲート電極１９の当該下方領域に形成された部分を、ハッチングを付した領域で表している。これにより、互いに隣り合う内側セル領域７のゲート電極１９は、第２フィンガー１４を下方で横切るゲート電極１９を介して連続している。このゲート電極１９の連続形態は、ゲートメタル４４に隣り合う内側セル領域７と外側セル領域４５との間に関しても同様である。つまり、これらの領域のゲート電極１９は、第１フィンガー１３を下方で横切るゲート電極１９を介して連続している。
[0068]
そして、第１フィンガー１３および第２フィンガー１４は、それぞれ、その下方領域に配置されたゲート電極１９に対して、ゲートコンタクト２０によって接続されている。ゲートコンタクト２０は、第１フィンガー１３および第２フィンガー１４の各側縁から間隔を空けたフィンガー中央部において、それぞれの長手方向に沿って直線状に形成されている。
[0069]
また、この実施形態では、ゲートメタル４４の下方に複数の内蔵抵抗２１が配置されている。複数の内蔵抵抗２１を、ゲートメタル４４の平面形状の重心位置から互いにほぼ等距離の位置に配置することによって、複数の内蔵抵抗２１の配置に関して対称性を持たすことが好ましい。この実施形態では、複数の内蔵抵抗２１は、平面視四角形状のゲートメタル４４の重心Ｇから等距離にあるゲートメタル４４の各角部に一つずつ配置されている。これにより、４つの内蔵抵抗２１に対称性が与えられている。
[0070]
このような対称性のパターンは、種々考えられ、たとえば、２つの内蔵抵抗２１が、対角関係にあるゲートメタル４４の２つの角部に一つずつ配置されていてもよいし、対辺関係にあるゲートメタル４４の２つの辺に一つずつ互いに向かい合うように配置されていてもよい。また、たとえば、ゲートメタル４４が平面視円形状の場合には、２つの内蔵抵抗２１が、当該ゲートメタル４４の直径の両端に一つずつ配置されていてもよいし、ゲートメタル４４が平面視三角形状の場合には、３つの内蔵抵抗２１が、当該ゲートメタル４４の３つの角部に一つずつ配置されていてもよい。
[0071]
各内蔵抵抗２１は、ゲートメタル４４とゲートフィンガー５（パッド周辺部１２）との間の環状の隙間領域２６を横切って、これらに跨るように形成されている。これにより、内蔵抵抗２１は、ゲートメタル４４およびゲートフィンガー５のそれぞれに対向している。ゲートメタル４４およびゲートフィンガー５（パッド周辺部１２）は、それぞれ、その下方領域に配置された内蔵抵抗２１に対して、本発明のコンタクトビアの一例としてのパッド側コンタクト２２およびセル側コンタクト２３によって接続されている。
[0072]
この実施形態では、４つの内蔵抵抗２１は、対辺関係にあるゲートメタル４４の２つの辺の各周縁部２４の下方から、当該辺に直交する外側方向に延びてパッド周辺部１２の下方に至っている。各内蔵抵抗２１は、平面視四角形状に形成されており、たとえば、２００μｍ□以下（２００μｍ×２００μｍ以下）の大きさを有している。実用上、内蔵抵抗２１の大きさが１つ当たり２００μｍ□以下であれば、ＳｉＣエピタキシャル層２８（図３ｂ参照）上の領域のうち内蔵抵抗２１のために犠牲になる領域の面積を小さくでき、省スペース化を図ることができる。
[0073]
また、パッド側コンタクト２２およびセル側コンタクト２３は、それぞれ、ゲートメタル４４およびパッド周辺部１２の辺に沿って互いに平行な直線状に形成されている。
[0074]
内蔵抵抗２１をゲートメタル４４の中央部を回避した周縁部２４の下方に配置し、さらに、内蔵抵抗２１が配置された領域の上方領域をパッシベーション膜４０で覆うことによって、ゲートメタル４４の中央部には、内蔵抵抗２１で取り囲まれた本発明のワイヤ領域としてのゲートパッド４が確保されている。ゲートパッド４は、ボンディングワイヤが接続される領域である。
[0075]
すなわち、この実施形態では、内蔵抵抗２１が配置された、ゲートメタル４４の各角部を選択的にパッシベーション膜４０で覆い、ゲートメタル４４のその他の部分を開口４１から露出させている。これにより、半導体装置１の最表面には、各角部が内方に凹んだ平面視四角形状のゲートパッド４が露出している。このように、内蔵抵抗２１が配置された領域の上方領域をパッシベーション膜４０で覆うことによって、ボンディングワイヤの接合時に、ゲートメタル４４における内蔵抵抗２１と重なる部分にボンディングワイヤが誤って接合されることを防止できる。その結果、ボンディングワイヤの接合時に、超音波等の衝撃によって内蔵抵抗２１がダメージを受けたり、それによって破壊されたりすることを抑制することができる。
[0076]
図３ａおよび図３ｂは、図２の二点鎖線IIIで囲まれた領域の拡大図であって、図３ａは平面図を示し、図３ｂは図３ａの切断線IIIｂ－IIIｂで半導体装置１を切断したときの断面図を示す。なお、図３ａおよび図３ｂでは、明瞭化のため、各構成要素の縮尺が図１および図２とは異なる場合があり、図３ａと図３ｂとの間でも各構成要素の縮尺が異なる場合がある。また、図３ａおよび図３ｂでは、明瞭化のため、実際の平面視では半導体装置１の最表面に露出していない要素の一部を実線で示している。
[0077]
次に、内蔵抵抗２１およびその近傍領域のより詳細な構成を、半導体装置１の断面構造と共に説明する。
[0078]
半導体装置１は、ＳｉＣ基板２７と、ＳｉＣエピタキシャル層２８とを含む。ＳｉＣエピタキシャル層２８は、ＳｉＣ基板２７に積層されており、この積層構造が本発明のＳｉＣ半導体層の一例として示されている。
[0079]
ＳｉＣ基板２７およびＳｉＣエピタキシャル層２８は、それぞれ、ｎ
＋型およびｎ
－型のＳｉＣである。ｎ
＋型のＳｉＣ基板２７の不純物濃度は、たとえば、１×１０
１７ｃｍ
－３～１×１０
２１ｃｍ
－３である。一方、ｎ
－型のＳｉＣエピタキシャル層２８の不純物濃度は、たとえば、１×１０
１４ｃｍ
－３～１×１０
１７ｃｍ
－３である。また、ｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。
[0080]
内側セル領域７において、ＳｉＣエピタキシャル層２８の表面部に複数のトランジスタセル１８が形成されている。複数のトランジスタセル１８は、ｐ
－型ボディ領域２９と、ｐ
－型ボディ領域２９の周縁から間隔を空けた内方領域に選択的に形成されたｎ
＋型ソース領域３０と、ｎ
＋型ソース領域３０の周縁から間隔を空けた内方領域に選択的に形成されたｐ
＋型ボディコンタクト領域３１とを含む。また、ＳｉＣエピタキシャル層２８のｎ
－型の部分は、複数のトランジスタセル１８の共通のドレイン領域となっている。
[0081]
図３ａに示すように、平面視では、パッド周辺部１２（ゲートフィンガー５）に沿うトランジスタセル１８を除いて、ｐ
＋型ボディコンタクト領域３１を取り囲むようにｎ
＋型ソース領域３０が形成され、さらに、ｎ
＋型ソース領域３０を取り囲むようにｐ
－型ボディ領域２９が形成されている。ｐ
－型ボディ領域２９において、ｎ
＋型ソース領域３０を取り囲む環状の領域は、半導体装置１のオン時にチャネルが形成されるチャネル領域３２である。なお、図３ａおよび図３ｂは図示しないが、外側セル領域４５の複数のトランジスタセル１８も同様の構成を有している。
[0082]
一方、パッド周辺部１２（ゲートフィンガー５）に沿うトランジスタセル１８では、ｐ
－型ボディ領域２９およびｐ
＋型ボディコンタクト領域３１が、それぞれ、後述するｐ
－型領域３４およびｐ
＋型領域３３に電気的に接続されている。
[0083]
ｐ
－型ボディ領域２９の不純物濃度は、たとえば、１×１０
１４ｃｍ
－３～１×１０
１９ｃｍ
－３であり、ｎ
＋型ソース領域３０の不純物濃度は、たとえば、１×１０
１７ｃｍ
－３～１×１０
２１ｃｍ
－３であり、ｐ
＋型ボディコンタクト領域３１の不純物濃度は、たとえば、１×１０
１９ｃｍ
－３～１×１０
２１ｃｍ
－３である。
[0084]
これらの領域２９～３１を形成するには、たとえば、ＳｉＣエピタキシャル層２８の表面部に、イオン注入によってｐ
－型ボディ領域２９が形成される。その後、ｐ
－型ボディ領域２９の表面部に、ｎ型不純物およびｐ型不純物を順にイオン注入することによって、ｎ
＋型ソース領域３０およびｐ
＋型ボディコンタクト領域３１が形成される。これにより、領域２９～３１からなるトランジスタセル１８が形成される。ｐ型不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、同じ）。
[0085]
アクティブ領域２において内側および外側セル領域７，４５以外の領域、具体的には、ゲートメタル４４、ゲートフィンガー５および隙間領域２６の下方領域では、ＳｉＣエピタキシャル層２８の表面部にｐ
－型領域３４が形成されている。ｐ
－型領域３４の表面部には、ｐ
＋型領域３３が形成されている。
[0086]
ｐ
＋型領域３３は、ＳｉＣエピタキシャル層２８の内蔵抵抗２１に対向する領域において、ｐ
－型領域３４のｐ
－型部分をＳｉＣ表面に選択的に露出させ、それ以外の領域においては、自身のｐ
＋型部分がＳｉＣ表面に選択的に露出するように、ゲートメタル４４等の下方領域のほぼ全域に亘って形成されている。つまり、ゲートメタル４４およびゲートフィンガー５は、内蔵抵抗２１が配置された領域においてはｐ
－型部分に対向しているが、それ以外の大部分の領域においては、ｐ
＋型部分に対向している。また、ｐ
＋型領域３３およびｐ
－型領域３４は、それぞれ、ソースメタル４３の下方まで延びるように形成されており、ソースメタル４３（この実施形態では、ソースパッド６よりも外方部分）の下方において、ｐ
＋型ボディコンタクト領域３１およびｐ
－型ボディ領域２９に一体的に繋がっている。なお、図３ａでは、パッド周辺部１２（ゲートフィンガー５）に沿うトランジスタセル１８のｐ
＋型ボディコンタクト領域３１とｐ
＋型領域３３とを、ハッチングを付した領域で表している。実用上、ｐ
＋型ボディコンタクト領域３１がソースメタル４３と共にグランド電位に固定され、これによってｐ
＋型領域３３が０Ｖで安定する。そのため、この実施形態のように、ゲートメタル４４およびゲートフィンガー５の大部分はｐ
＋型領域３３に対向させておくことが好ましい。
[0087]
ｐ
＋型領域３３およびｐ
－型領域３４は、それぞれ、ｐ
＋型ボディコンタクト領域３１およびｐ
－型ボディ領域２９と同一の工程で形成され、その不純物濃度および深さも同じである。
[0088]
ＳｉＣエピタキシャル層２８の表面には、本発明の絶縁膜の一例としてのゲート絶縁膜３５が形成されている。ゲート絶縁膜３５は、酸化シリコン等の絶縁材料からなり、たとえば、０．００１μｍ～１μｍの厚さを有している。ゲート絶縁膜３５は、ゲート電極１９および内蔵抵抗２１をＳｉＣエピタキシャル層２８から絶縁するための共通の絶縁膜である。
[0089]
ゲート絶縁膜３５上には、ゲート電極１９および内蔵抵抗２１が形成されている。ゲート電極１９は、各トランジスタセル１８のチャネル領域３２に、ゲート絶縁膜３５を挟んで対向するように形成されている。一方、内蔵抵抗２１は、ｐ
－型領域３４の露出ｐ
－型部分に、ゲート絶縁膜３５を挟んで対向するように形成されている。
[0090]
ゲート電極１９および内蔵抵抗２１は、いずれも、ｐ型のポリシリコンからなり、同一工程で形成されてもよい。この実施形態では、ゲート電極１９および内蔵抵抗２１は、ｐ型不純物としてＢ（ホウ素）を含んでいる。Ｂ（ホウ素）含有ポリシリコンは、Ｓｉ半導体装置で一般的に使用されるリン（Ｐ）含有ポリシリコンに対する比抵抗値が大きい。したがって、ホウ素含有ポリシリコン（内蔵抵抗２１）は、同じ抵抗値を実現する場合でも、リン含有ポリシリコンよりも小さな面積で済む。そのため、ＳｉＣエピタキシャル層２８上における内蔵抵抗２１の占有面積を小さくできるので、スペースの有効利用を図ることができる。
[0091]
ポリシリコンに含まれるｐ型不純物の濃度は、ゲート電極１９および内蔵抵抗２１それぞれの設計抵抗値に合わせて適宜変更できる。当該濃度は、この実施形態では、内蔵抵抗２１のシート抵抗が１０Ω／□以上となるように設定されている。実用上、内蔵抵抗２１のシート抵抗が１０Ω／□以上であれば、内蔵抵抗２１の面積を大きくしなくても、内蔵抵抗２１全体の抵抗値を、複数の半導体装置１間の抵抗値のばらつきよりも簡単に大きくすることができる。たとえば、抵抗値のばらつきが０．１Ω～２０Ωである場合に、小さな面積で、内蔵抵抗２１の抵抗値を２Ω～４０Ωとすることができる。その結果、ＳｉＣエピタキシャル層２８上の領域のうち、内蔵抵抗２１のために犠牲になる領域の面積を小さくできるので、他の要素のレイアウトへの影響が少なくて済む。また、この場合、ゲート電極１９の抵抗値および内蔵抵抗２１の抵抗値を合計した抵抗値は、４Ω～５０Ωであることが好ましい。
[0092]
また、ゲート電極１９および内蔵抵抗２１の厚さは、２μｍ以下であることが好ましい。内蔵抵抗２１の厚さを２μｍ以下にすることによって、内蔵抵抗２１全体の抵抗値を、複数の半導体装置１間の抵抗値のばらつきよりも簡単に大きくすることができる。逆に、内蔵抵抗２１が厚すぎると、その抵抗値が低くなり過ぎるため好ましいとは言えない。
[0093]
ゲート絶縁膜３５上には、ゲート電極１９および内蔵抵抗２１を覆うように、層間膜３６が形成されている。層間膜３６は、酸化シリコン等の絶縁材料からなり、たとえば、０．１μｍ～５μｍの厚さを有している。
[0094]
また、層間膜３６は、ゲート絶縁膜３５上の領域のうち、ゲート電極１９および内蔵抵抗２１が配置されていない領域（第１領域）に入り込むように形成されている。これにより、内蔵抵抗２１が配置されていない領域において、ＳｉＣエピタキシャル層２８とゲートメタル４４との距離（絶縁膜の厚さＴ）を大きくできるので、これらの間の容量を低減することができる。
[0095]
この層間膜３６を貫通するように、パッド側コンタクト２２およびセル側コンタクト２３が形成されている。パッド側コンタクト２２およびセル側コンタクト２３は、それぞれ、ゲートメタル４４およびゲートフィンガー５（パッド周辺部１２）と一体的に形成されたメタルビアからなる。
[0096]
また、層間膜３６には、ｎ
＋型ソース領域３１およびｐ
＋型ボディコンタクト領域３１に対してソースメタル４３からコンタクトをとるためのソースコンタクト４６が貫通して形成されている。ソースコンタクト４６は、ソースメタル４３と一体的に形成されたメタルビアからなる。
[0097]
層間膜３６上には、ゲートメタル４４、ゲートフィンガー５およびソースメタル４３が、互いに間隔を空けて形成されている。
[0098]
そして、ゲートメタル４４、ゲートフィンガー５およびソースメタル４３を覆うように、パッシベーション膜４０が層間膜３６上に形成されている。パッシベーション膜４０には、ゲートメタル４４およびソースメタル４３の一部を露出させる開口４１，４２が形成されている。
[0099]
以上のように、半導体装置１によれば、図３ａおよび図３ｂに示すように、ゲートメタル４４とゲートフィンガー５（パッド周辺部１２）との間にポリシリコン抵抗（内蔵抵抗２１）が介在している。つまり、外部から複数のトランジスタセル１８へ続く電流経路の途中に、内蔵抵抗２１が介在している。
[0100]
この内蔵抵抗２１の抵抗値を調節することによって、ゲート電極１９の抵抗値および内蔵抵抗２１の抵抗値を合計した抵抗値（ゲート抵抗）において、内蔵抵抗２１の抵抗値を支配的にすることができる。そのため、ゲート電極１９の抵抗値にばらつきのある複数の半導体装置１を並列に接続して使用する場合でも、内蔵抵抗２１の抵抗値を当該ばらつきよりも大きくしておくことによって、相対的にゲート電極１９の抵抗値が低い半導体装置１に対する電流の流れ込みを制限することができる。その結果、当該使用時のノイズの発生を低減することができる。
[0101]
しかも、内蔵抵抗２１を構成するポリシリコンは、不純物の注入等によって簡単に抵抗値を制御できる材料であり、また、その加工に関しても、従来の半導体製造技術によって確立されている。したがって、内蔵抵抗２１の導入に当たって、半導体装置１自体およびこれを備えるモジュールの構造が複雑になることを回避することもできる。
[0102]
なお、内蔵抵抗２１に関しても、ゲート電極１９と同様に、半導体装置１を製造する際の加工精度（エッチング寸法等）のばらつきによって、大きさや厚さにばらつきが生じる場合があるが、ゲート電極１９に比べて加工寸法が小さいものである。したがって、内蔵抵抗２１ばらつきが、ノイズ発生のきっかけになることは、ほとんどない。
[0103]
また、内蔵抵抗２１がゲートメタル４４の下方でゲートメタル４４に接続されているため、外部から複数のトランジスタセル１８へ続く電流経路の入り口部でゲート電流の流れ込みを制限することができる。これにより、特定のトランジスタセル１８にだけ突入電流が流れることを防止することができる。
[0104]
たとえば、図２において、内蔵抵抗２１がゲートフィンガー５の第１フィンガー１３や第２フィンガー１４の途中部に、これらのフィンガー１３，１４の迂回路として形成されている場合を考える。この場合、当該内蔵抵抗２１よりもゲートメタル４４に近い側では、内蔵抵抗２１に到達する前に、フィンガー１３，１４からゲートコンタクト２０を介してゲート電極１９に突入電流が流れる場合がある。これに対し、この実施形態のように、電流経路の入り口部でゲート電流を制限できれば、複数のトランジスタセル１８間におけるスイッチング速度のばらつきを低減することができる。
[0105]
さらに、図２に示すように、内蔵抵抗２１が対称性を持って配置されている。この特徴によっても、複数のトランジスタセル１８間におけるスイッチング速度のばらつきを低減することができる。
[0106]
また、図３ａおよび図３ｂに示すように、ＳｉＣエピタキシャル層２８において、内蔵抵抗２１に対向する領域が、１×１０
１９ｃｍ
－３以下の不純物濃度を有するｐ
－型領域３４である。そのため、ゲート絶縁膜３５の絶縁破壊を良好に抑制することができる。さらに、ｐ
－型領域は、ｎ型領域に比べてキャリアを蓄積し難いため、ゲート絶縁膜３５を挟んで互いに対向する内蔵抵抗２１とｐ
－型領域３４との間の容量を低減することもできる。
[0107]
また、図３ａおよび図３ｂに示すように、ゲートメタル４４と内蔵抵抗２１とは、メタルビアからなるパッド側コンタクト２２で接続されている。そのため、パッド側コンタクト２２の位置をＳｉＣエピタキシャル層２８の表面に沿って変更する加工やビアの径を変更する加工等で、外部から複数のトランジスタセル１８へ続く電流経路において、内蔵抵抗２１が寄与する抵抗値を簡単に調節することができる。
[0108]
たとえば、図３ｂに破線で示すパッド側コンタクト３７のように、パッド側コンタクト２２よりもパッド周辺部１２に近づけるだけで、内蔵抵抗２１に対するコンタクト位置からパッド周辺部１２までの距離をＤ
１からＤ
２へと簡単に短くすることができる。これにより、内蔵抵抗２１の抵抗値を小さくすることができる。逆に、パッド周辺部１２から遠ざければ、内蔵抵抗２１の抵抗値を大きくすることができる。また、図３ａに破線で示すパッド側コンタクト３８のように、パッド側コンタクト２２よりもビア径を小さくするだけで、内蔵抵抗２１へ向かう電流経路の抵抗値を大きくすることができる。逆に、ビア径を大きくすれば、当該経路の抵抗値を小さくすることができる。
[0109]
しかも、これらの加工は、パッド側コンタクト２２（ビア）を形成する際、距離設計やビア径設計に合わせたマスクを使用するだけでよいので、製造工程が複雑になることを防止することもできる。
[0110]
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
[0111]
たとえば、前述の実施形態では、トランジスタセル１８がプレーナゲート構造のＭＯＳＦＥＴセルである場合を取り上げたが、トランジスタセル１８は、図４に示すように、トレンチゲート構造のＭＯＳＦＥＴセルであってもよい。この場合、ゲート電極１９は、複数のトランジスタセル１８の各間に形成されたゲートトレンチ３９に、ゲート絶縁膜３５を介して埋設されている。
[0112]
また、トランジスタセル１８は、プレーナゲート構造もしくはトレンチゲート構造のＩＧＢＴセルであってもよい。この場合、ｎ
＋型ＳｉＣ基板２７に代えて、ｐ
＋型ＳｉＣ基板２７を用いればよい。
[0113]
また、内蔵抵抗２１は、ゲートメタル４４の下方の層間膜３６に埋め込まれている必要はなく、たとえば、層間膜３６の表面に、ゲートメタル４４とゲートフィンガー５と接続するポリシリコン配線を、本発明の内蔵抵抗として形成してもよい。
[0114]
また、内蔵抵抗２１の材料として、ポリシリコンに代えて、ゲートメタル４４およびゲートフィンガー５と同じかそれよりも大きい抵抗値を有する材料（たとえば、Ａｌ（アルミニウム）、ＡｌＣｕ（アルミニウム－銅合金）、Ｃｕ（銅）等のメタル配線）を用いてもよい。内蔵抵抗２１がメタルであっても、ゲートメタル４４とゲートフィンガー５との間の距離を長くできるので、ゲート電極１９の抵抗値および内蔵抵抗２１の抵抗値を合計した抵抗値を大きくすることができる。
[0115]
また、内蔵抵抗２１は、ゲートメタル４４の下方に形成されている必要はなく、たとえば、ゲートフィンガー５の下方に形成されていてもよい。
[0116]
また、内蔵抵抗２１は、ゲートメタル４４の周縁部２４の一部に沿う直線状であってもよいし、ゲートメタル４４の周縁部２４の全周に沿う環状であってもよい。
[0117]
また、前述の半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
[0118]
図５は、本発明の一実施形態に係る半導体装置が適用されたモジュールの電気回路を示す電気回路図である。
[0119]
モジュール１００は、複数の半導体装置（チップ）１０１～１０４と、ドレイン端子１０５と、ソース端子１０６と、ゲート端子１０７とを含んでいる。各半導体装置１０１～１０４は、図１～図３に示される半導体装置１から構成されている。各半導体装置１０１～１０４は、図４に示される半導体装置から構成されていてもよい。複数の半導体装置１０１～１０４は、並列に接続されている。
[0120]
各半導体装置１０１～１０４は、並列に接続された複数のトランジスタセル１８（図２、図３ａおよび図３ｂ参照）と、並列に接続された４つの内蔵抵抗４１（図２、図３ａおよび図３ｂ参照）を含んでいる。図５では、並列に接続された複数のトランジスタセル１８を１つのトランジスタセルＴｒで表し、並列に接続された４つの内蔵抵抗４１を１つの抵抗Ｒで表している。
[0121]
各半導体装置１０１～１０４のゲート電極は、それに内蔵されている内蔵抵抗Ｒを介して、モジュール１００のゲート端子１０７に接続されている。各半導体装置１０１～１０４のドレイン電極は、モジュール１００のドレイン端子１０５に接続されている。各半導体装置１０１～１０４のソース電極は、モジュール１００のソース端１０６に接続されている。
[0122]
このモジュール１００では、各半導体装置１０１～１０４内に、各半導体装置１０１～１０４内のゲート抵抗よりも大きな抵抗値を有する内蔵抵抗Ｒが内蔵されている。したがって、このモジュール１００では、各半導体装置１０１～１０４内のゲート抵抗よりも大きな抵抗値を有する外付けのゲート抵抗を、各半導体装置１０１～１０４に設ける場合に比べて、モジュールの構造が簡単となる。
[0123]
本発明の実施形態について詳細に説明したが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
[0124]
この出願は、２０１３年１１月２８日に日本国特許庁に提出された特願２０１３－２４６４７４号に対応しており、その出願の全開示はここに引用により組み込まれるものとする。
符号の説明
[0125]
１ 半導体装置
２ アクティブ領域
４ ゲートパッド
５ ゲートフィンガー
７ 内側セル領域
１２ パッド周辺部
１３ 第１フィンガー
１４ 第２フィンガー
１５ 主部位
１６ 枝部
１８ トランジスタセル
１９ ゲート電極
２０ ゲートコンタクト
２１ 内蔵抵抗
２２ パッド側コンタクト
２３ セル側コンタクト
２４ 周縁部
２７ ＳｉＣ基板
２８ ＳｉＣエピタキシャル層
２９ ｐ
－型ボディ領域
３０ ｎ
＋型ボディ領域
３１ ｐ
＋型ボディコンタクト領域
３２ チャネル領域
３３ ｐ
＋型領域
３４ ｐ
－型領域
３５ ゲート絶縁膜
３６ 層間膜
３７ パッド側コンタクト
３８ パッド側コンタクト
３９ ゲートトレンチ
４４ ゲートメタル
請求の範囲
[請求項1]
ＳｉＣ半導体層と、
前記ＳｉＣ半導体層に形成され、所定の制御電圧によってオン／オフ制御される複数のセルと、
オン時にチャネルが形成される前記セルのチャネル領域に対向する制御電極と、
外部との電気接続のために最表面に露出しており、前記制御電極と物理的に分離されているが前記制御電極に電気的に接続された制御パッドと、
前記制御パッドよりも下方に配置され、前記制御パッドと前記制御電極とを電気的に接続するポリシリコンからなる内蔵抵抗とを含む、半導体装置。
[請求項2]
前記制御パッドは、空間に周囲を取り囲まれて独立して形成されており、
前記内蔵抵抗は、層間膜を介して前記制御パッドの下方領域に配置されている、請求項１に記載の半導体装置。
[請求項3]
前記内蔵抵抗は、前記制御パッドの下方領域に選択的に配置されており、
前記制御パッドの下方領域のうち前記内蔵抵抗が配置されていない第１領域には、前記層間膜が埋設されている、請求項２に記載の半導体装置。
[請求項4]
前記内蔵抵抗と前記ＳｉＣ半導体層との間に配置された絶縁膜をさらに含み、
前記第１領域には、前記絶縁膜の延長部で構成された膜が前記層間膜と前記ＳｉＣ半導体層との間に配置されている、請求項３に記載の半導体装置。
[請求項5]
前記ＳｉＣ半導体層において、前記絶縁膜を挟んで前記内蔵抵抗に対向する領域には、１×１０
１９ｃｍ
－３以下の濃度を有する不純物領域が選択的に形成されている、請求項４に記載の半導体装置。
[請求項6]
前記制御パッドの表面には、ボンディングワイヤが接続されるワイヤ領域が選択的に形成されており、
前記内蔵抵抗は、前記ＳｉＣ半導体層の法線方向から見た平面視において、前記ワイヤ領域を回避した領域に選択的に配置されている、請求項２～５のいずれか一項に記載の半導体装置。
[請求項7]
前記内蔵抵抗は、前記制御パッドの周縁部の下方に配置されており、
前記ワイヤ領域は、前記周縁部に取り囲まれた前記制御パッドの中央部に形成されている、請求項６に記載の半導体装置。
[請求項8]
前記層間膜を貫通し、前記制御パッドと前記内蔵抵抗とを電気的に接続するコンタクトビアとを含む、請求項２～７のいずれか一項に記載の半導体装置。
[請求項9]
前記内蔵抵抗は、前記ＳｉＣ半導体層の法線方向から見た平面視において、互いに対称性を持って複数配置されている、請求項１～８のいずれか一項に記載の半導体装置。
[請求項10]
前記制御電極は、ｐ型のポリシリコンからなる、請求項１～９のいずれか一項に記載の半導体装置。
[請求項11]
前記制御電極は、ｐ型不純物としてＢ（ホウ素）を含んでいる、請求項１０に記載の半導体装置。
[請求項12]
前記内蔵抵抗の抵抗値は、２Ω～４０Ωである、請求項１～１１のいずれか一項に記載の半導体装置。
[請求項13]
前記制御電極の抵抗値および前記内蔵抵抗の抵抗値を合計した抵抗値は、４Ω～５０Ωである、請求項１～１２のいずれか一項に記載の半導体装置。
[請求項14]
前記内蔵抵抗のシート抵抗は、１０Ω／□以上である、請求項１～１３のいずれか一項に記載の半導体装置。
[請求項15]
前記ＳｉＣ半導体層の法線方向から見た平面視において前記内蔵抵抗の大きさは、１つ当たり２００μｍ□以下である、請求項１～１４のいずれか一項に記載の半導体装置。
[請求項16]
前記内蔵抵抗の厚さは、２μｍ以下である、請求項１～１５のいずれか一項に記載の半導体装置。
[請求項17]
前記制御パッドと同様に前記半導体装置の最表面に配置され、所定の領域を区画するように前記制御パッドから延びるフィンガーをさらに含み、
前記複数のセルは、前記フィンガーで区画された領域に配列されており、
前記内蔵抵抗は、前記制御パッドと前記フィンガーとを接続している、請求項１～１６のいずれか一項に記載の半導体装置。
[請求項18]
前記フィンガーは、メタル配線からなる、請求項１７に記載の半導体装置。
[請求項19]
前記メタル配線は、Ａｌからなる、請求項１８に記載の半導体装置。
[請求項20]
前記メタル配線は、ＡｌＣｕからなる、請求項１８に記載の半導体装置。
[請求項21]
前記メタル配線は、Ｃｕからなる、請求項１８に記載の半導体装置。
[請求項22]
前記セルがＭＯＳＦＥＴセルを構成しており、
前記制御パッドは、前記ＭＯＳＦＥＴセルにゲート電圧を与えるためのゲートパッドを含む、請求項１～２１のいずれか一項に記載の半導体装置。
[請求項23]
前記ＭＯＳＦＥＴセルは、プレーナゲート構造を含む、請求項２２に記載の半導体装置。
[請求項24]
前記ＭＯＳＦＥＴセルは、トレンチゲート構造を含む、請求項２２または２３に記載の半導体装置。
[請求項25]
前記セルがＩＧＢＴセルを構成しており、
前記制御パッドは、前記ＩＧＢＴセルゲート電圧を与えるためのゲートパッドを含む、請求項１～２１のいずれか一項に記載の半導体装置。
[請求項26]
ＳｉＣ半導体層と、
外部との電気接続のために最表面に露出した制御パッドと、
所定の領域を区画するように前記制御パッドから延び、前記制御パッドに電気的に接続されたフィンガーと、
前記ＳｉＣ半導体層において、前記フィンガーで区画された領域に配列され、前記制御パッドからの制御電圧によってオン／オフ制御される複数のセルと、
オン時にチャネルが形成される前記セルのチャネル領域に対向する制御電極と、
前記制御パッドおよび前記フィンガーよりも下方に配置され、前記制御パッドと前記フィンガーとを接続し、前記フィンガーと同じがそれよりも大きい抵抗値を有する材料からなる内蔵抵抗とを含む、半導体装置。
[請求項27]
前記内蔵抵抗は、メタルからなる、請求項２６に記載の半導体装置。
[請求項28]
ＳｉＣ半導体層と、
前記ＳｉＣ半導体層に形成され、所定の制御電圧によってオン／オフ制御される複数のセルと、
オン時にチャネルが形成される前記セルのチャネル領域に対向する制御電極と、
外部との電気接続のために最表面に露出しており、前記制御電極と物理的に分離されているが前記制御電極に電気的に接続された制御パッドと、
前記制御パッドと前記制御電極とを電気的に接続するポリシリコンからなる内蔵抵抗とを含む、半導体装置。
図面