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1. WO2015025682 - 再構成可能な遅延回路、並びにその遅延回路を用いた遅延モニタ回路、ばらつき補正回路、ばらつき測定方法及びばらつき補正方法

公開番号 WO/2015/025682
公開日 26.02.2015
国際出願番号 PCT/JP2014/069976
国際出願日 29.07.2014
IPC
H03K 5/134 2014.01
H電気
03基本電子回路
Kパルス技術
5このサブクラスの他のメイングループの1によっては包括されないパルスの操作
13単一の出力をもち,かつ入力信号を変換して所望の時間間隔を有するパルスを与える配置
133能動遅延装置の連鎖を用いるもの
134電界効果トランジスタを用いるもの
H03K 5/04 2006.01
H電気
03基本電子回路
Kパルス技術
5このサブクラスの他のメイングループの1によっては包括されないパルスの操作
01パルスの整形
04持続時間の増大によるもの;持続時間の減少によるもの
H03K 3/03 2006.01
H電気
03基本電子回路
Kパルス技術
3電気的パルスの発生回路;単安定回路,双安定回路,多安定回路
02パルスの発生に用いられる回路形式または手段によって特徴づけられた発生器
027内部または外部正帰還をもつ,論理回路を用いるもの
03非安定回路
G01R 31/28 2006.01
G物理学
01測定;試験
R電気的変量の測定;磁気的変量の測定
31電気的性質を試験するための装置;電気的故障の位置を示すための装置;試験対象に特徴のある電気的試験用の装置で,他に分類されないもの
28電子回路の試験,例.シグナルトレーサーによるもの
CPC
G01R 31/2882
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
2851Testing of integrated circuits [IC]
2882Testing timing characteristics
H03K 2005/00019
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
5Manipulating of pulses not covered by one of the other main groups of this subclass
00013Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
00019Variable delay
H03K 5/134
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
5Manipulating of pulses not covered by one of the other main groups of this subclass
13Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
133using a chain of active delay devices
134with field-effect transistors
出願人
  • 国立研究開発法人科学技術振興機構 JAPAN SCIENCE AND TECHNOLOGY AGENCY [JP/JP]; 埼玉県川口市本町4丁目1番8号 1-8, Honcho 4-chome, Kawaguchi-shi, Saitama 3320012, JP
発明者
  • 小野寺 秀俊 ONODERA, Hidetoshi; JP
  • エイケイエム・マーフズル・イスラム A.K.M MAHFUZUL, Islam; JP
代理人
  • 鮫島 睦 SAMEJIMA, Mutsumi; JP
優先権情報
2013-16996519.08.2013JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) RECONFIGURABLE DELAY CIRCUIT, DELAY MONITOR CIRCUIT USING SAID DELAY CIRCUIT, VARIATION CORRECTION CIRCUIT, VARIATION MEASUREMENT METHOD, AND VARIATION CORRECTION METHOD
(FR) CIRCUIT À RETARD RECONFIGURABLE, CIRCUIT DE SURVEILLANCE DE RETARD UTILISANT LEDIT CIRCUIT À RETARD, CIRCUIT DE CORRECTION DE VARIATION, PROCÉDÉ DE MESURE DE VARIATION ET PROCÉDÉ DE CORRECTION DE VARIATION
(JA) 再構成可能な遅延回路、並びにその遅延回路を用いた遅延モニタ回路、ばらつき補正回路、ばらつき測定方法及びばらつき補正方法
要約
(EN)
A delay circuit (10) containing a first inverting circuit, which contains a pull-up circuit (2) and a pull-down circuit (3), and a second inverting circuit, which contains a pull-up circuit (4) and a pull-down circuit (5). The delay circuit also contains: a first pass transistor (6) connected in series to the pull-up circuit of the first inverting circuit between a power supply potential and an output node; a second pass transistor (7) connected in series to the pull-down circuit (2) of the first inverting circuit between a ground potential and the output node (Out); a third pass transistor (8) inserted in series between an input node (In) and the pull-up circuit of the second inverting circuit; and a fourth pass transistor (9) inserted in series between the input node and the pull-down circuit of the second inverting circuit. The delay characteristic of the delay circuit is changed by a combination of control signals (C1-C4) applied to the gates of the first - fourth pass transistors.
(FR)
L'invention concerne un circuit à retard (10) contenant un premier circuit inverseur qui contient un circuit de rappel vers le niveau haut (2) et un circuit de rappel vers le niveau bas (3), ainsi qu'un second circuit inverseur qui contient un circuit de rappel vers le niveau haut (4) et un circuit de rappel vers le niveau bas (5). Le circuit à retard contient également : un premier transistor de chute (6) raccordé en série au circuit de rappel vers le niveau haut du premier circuit inverseur entre un potentiel d'alimentation électrique et un nœud de sortie; un deuxième transistor de chute (7) raccordé en série au circuit de rappel vers le niveau bas du premier circuit inverseur entre un potentiel de masse et le nœud de sortie (Sortie); un troisième transistor de chute (8) inséré en série entre un nœud d'entrée (Entrée) et le circuit de rappel vers le niveau haut du second circuit inverseur; et un quatrième transistor de chute (9) inséré en série entre le nœud d'entrée et le circuit de rappel vers le niveau bas du second circuit inverseur. La caractéristique de retard du circuit à retard est modifiée par une combinaison de signaux de commande (C1 à C4) appliqués aux grilles du premier au quatrième transistor de chute.
(JA)
 遅延回路(10)は、プルアップ回路(2)とプルダウン回路(3)を含む第1の反転回路と、プルアップ回路(4)とプルダウン回路(5)を含む第2の反転回路とを含む。遅延回路はさらに電源電位と出力ノードの間において、第1の反転回路のプルアップ回路と直列に接続された第1のパストランジスタ(6)と、グランド電位と出力ノード(Out)の間において、第1の反転回路のプルダウン回路(2)と直列に接続された第2のパストランジスタ(7)と、入力ノード(In)と第2の反転回路のプルアップ回路との間に直列に挿入された第3のパストランジスタ(8)と、入力ノードと第2の反転回路のプルダウン回路との間に直列に挿入された第4のパストランジスタ(9)とを含む。遅延回路の遅延特性は第1~第4のパストランジスタのゲートに印加する制御信号(C1~C4)の組み合わせにより変更される。
国際事務局に記録されている最新の書誌情報