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1. WO2015019411 - 半導体集積回路装置

公開番号 WO/2015/019411
公開日 12.02.2015
国際出願番号 PCT/JP2013/071213
国際出願日 06.08.2013
IPC
G11C 11/413 2006.01
G物理学
11情報記憶
C静的記憶
11特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21電気的素子を用いるもの
34半導体装置を用いるもの
40トランジスタを用いるもの
41正帰還によるセル,すなわちリフレッシングまたは電荷再生を必要としないセルを形成するもの,例.双安定マルチバイブレータまたはシュミットトリガ
413周辺回路,例.アドレシング,復号化,駆動,書込み,検知,同期および低電力化用
G11C 11/41 2006.01
G物理学
11情報記憶
C静的記憶
11特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21電気的素子を用いるもの
34半導体装置を用いるもの
40トランジスタを用いるもの
41正帰還によるセル,すなわちリフレッシングまたは電荷再生を必要としないセルを形成するもの,例.双安定マルチバイブレータまたはシュミットトリガ
H01L 21/8244 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
822基板がシリコン技術を用いる半導体であるもの
8232電界効果技術
8234MIS技術
8239メモリ構造
8244スタティックランダムアクセスメモリ構造(SRAM)
H01L 27/10 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
10複数の個々の構成部品を反復した形で含むもの
H01L 27/11 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
10複数の個々の構成部品を反復した形で含むもの
105電界効果構成部品を含むもの
11スタティックランダムアクセスメモリ構造
CPC
G11C 11/412
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
41forming ; static; cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
412using field-effect transistors only
G11C 11/417
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
41forming ; static; cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
413Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing, power reduction
417for memory cells of the field-effect type
G11C 8/16
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
8Arrangements for selecting an address in a digital store
16Multiple access memory array, e.g. addressing one storage element via at least independent addressing line groups
H01L 23/528
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23Details of semiconductor or other solid state devices
52Arrangements for conducting electric current within the device in operation from one component to another ; , i.e. interconnections, e.g. wires, lead frames
522including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
528Geometry or; layout of the interconnection structure
H01L 27/0207
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
0203Particular design considerations for integrated circuits
0207Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
H01L 27/1104
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
10including a plurality of individual components in a repetitive configuration
105including field-effect components
11Static random access memory structures
1104the load element being a MOSFET transistor
出願人
  • ルネサスエレクトロニクス株式会社 RENESAS ELECTRONICS CORPORATION [JP/JP]; 東京都江東区豊洲三丁目2番24号 2-24, Toyosu 3-chome, Koutou-ku, Tokyo 1350061, JP
発明者
  • 新居 浩二 NII, Koji; JP
代理人
  • 玉村 静世 TAMAMURA, Shizuyo; 東京都千代田区神田小川町1丁目1番地 山城ビル901号 Room 901, Yamashiro Building, 1, Kanda Ogawamachi 1-chome, Chiyoda-ku, Tokyo 1010052, JP
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ À SEMI-CONDUCTEURS
(JA) 半導体集積回路装置
要約
(EN)
In chips for processing image information and the like, multi-port SRAMs are also mounted together with the logic circuits of digital signal processing circuits and the like. Regarding this, if for example, there are 3 ports, 1 port is used as a differential write & read port, and 2 ports are used as single-end dedicated read ports. However, it has become clear that while an embedded SRAM occupies less area in this configuration, there is a problem in that there is only 1 write & read port and that high-speed read characteristics such as in differential reading cannot be expected from single-ended reading. The present application outlines a configuration for an embedded SRAM memory cell structure having 3 differential write & read ports, wherein the center of the cell has, for example, an N-well region disposed therein, and P-well regions are disposed on both sides thereof.
(FR)
Dans des puces pour traiter des informations d'image et analogues, des mémoires vives statiques (SRAM) multiport sont également montées conjointement avec les circuits logiques de circuits de traitement de signal numérique et analogues. A ce propos, si par exemple il existe 3 ports, 1 port est utilisé comme port d'écriture & de lecture différentielles, et 2 ports sont utilisés comme ports de lecture dédiés asymétriques. Cependant, il est observé que, tandis qu'une SRAM intégrée occupe moins d'espace dans cette configuration, un problème demeure dans la mesure où il existe uniquement 1 port d'écriture & de lecture et dans la mesure où des caractéristiques de lecture à vitesse élevée, telles que dans une lecture différentielle, ne peuvent pas être attendues à partir d'une lecture asymétrique. La présente invention donne un aperçu d'une configuration pour une structure de cellule de mémoire SRAM intégrée ayant 3 ports d'écriture & de lecture différentielles, le centre de la cellule ayant, par exemple, une région à puits N disposée dans celui-ci, et des régions à puits P étant disposées sur les deux côtés de celui-ci.
(JA)
 画像情報等を処理するチップにおいては、デジタル信号処理回路等のロジック回路とともに、マルチポートのSRAMを混載することが行われている。その際、たとえば、3ポートであれば、1ポートを差動書き込み&読み出しポートとして、2ポートをシングルエンド読み出し専用ポートとするものがある。しかし、この構成では、埋め込みSRAMの占有面積は小さくなるものの、書き込み&読み出しポートが一つに限られるほか、シングルエンド読み出しでは、差動読み出しほどの高速読み出し特性は期待できないとの問題があることが明らかとなった。本願の概要は、埋め込みSRAMのメモリセル構造に於いて、3個の差動書き込み&読み出しポートを有し、セル中央に、たとえば、Nウエル領域を配し、その両側に、Pウエル領域を配するものである。
国際事務局に記録されている最新の書誌情報