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1. WO2015015905 - 論理演算装置

公開番号 WO/2015/015905
公開日 05.02.2015
国際出願番号 PCT/JP2014/065245
国際出願日 09.06.2014
IPC
H03K 19/21 2006.01
H電気
03基本電子回路
Kパルス技術
19論理回路,すなわち,1出力に作用する少なくとも2入力を持つもの;反転回路
20論理機能によって特徴づけられたもの,例.アンド,オア,ノア,ノット回路
21排他的オア回路,すなわち入力信号がただ一つのみ存在するとき出力を与えるもの;一致回路,すなわちすべての入力信号が等しいときのみ出力を与えるもの
G06F 1/02 2006.01
G物理学
06計算;計数
F電気的デジタルデータ処理
1グループG06F3/00~G06F13/00およびG06F21/00に包含されないデータ処理装置の細部
02デジタル型関数発生器
CPC
G06F 1/02
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
1Details not covered by groups G06F3/00G06F13/00 and G06F21/00
02Digital function generators
H03K 19/21
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output
20characterised by logic function, e.g. AND, OR, NOR, NOT circuits
21EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
出願人
  • 学校法人明星学苑 MEISEI GAKUEN [JP/JP]; 東京都日野市程久保2丁目1番地1 2-1-1, Hodokubo, Hino-shi, Tokyo 1918506, JP
  • 株式会社バッファローメモリ BUFFALO MEMORY CO., LTD. [JP/JP]; 愛知県名古屋市中区大須3丁目30番20号 赤門通ビル Akamon-dori Bldg., 30-20, Ohsu 3-chome, Naka-ku, Nagoya-shi, Aichi 4608315, JP
発明者
  • 大塚 寛治 OTSUKA Kanji; JP
  • 佐藤 陽一 SATO Yoichi; JP
  • 沖永 隆幸 OKINAGA Takayuki; JP
  • 東 修一郎 AZUMA Shuichiro; JP
代理人
  • 竹居信利 TAKEI Nobutoshi; 東京都新宿区新宿6丁目7-1エルプリメント新宿308 Elpulimento Shinjuku 308, 7-1, Shinjuku 6-chome, Shinjuku-ku Tokyo 1600022, JP
優先権情報
2013-15709029.07.2013JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) ARITHMETIC LOGIC DEVICE
(FR) DISPOSITIF ARITHMÉTIQUE LOGIQUE
(JA) 論理演算装置
要約
(EN)
[Problem] To provide an arithmetic logic device capable of performing a computation operation in a relatively short time using a relatively small-scale circuit configuration. [Solution] An arithmetic logic device that: includes a memory device (12), which receives an input of a bit string having a bit length of N (where N is an integer equal to or greater than 2) and stores, in an address represented by the inputted bit string, a lookup table containing multi-bit-length data which includes, in a part thereof, bits representing the result of a logical operation between each of the bits contained in the inputted bit string; accesses the memory device (12); and outputs bits contained in the data stored at the address represented by the received bit string.
(FR)
Le problème décrit par la présente invention est d'obtenir un dispositif arithmétique logique qui peut réaliser une opération de calcul en un temps relativement court à l'aide d'une configuration de circuit de taille relativement réduite. La solution selon l'invention porte sur un dispositif arithmétique logique qui : comprend un dispositif de mémoire (12) recevant une entrée d’une chaîne de bits qui a une longueur binaire égale à N (N étant un nombre entier supérieur ou égal à 2) et mémorisant, dans une adresse représentée par la chaîne de bits entrée, une table de conversion qui contient des données de plusieurs longueurs binaires incluant, dans une partie, des bits qui représentent le résultat d’une opération logique entre chacun des bits contenus dans la chaîne de bits entrée ; accède au dispositif de mémoire (12) ; et émet les bits contenus dans les données mémorisées à l’adresse représentée par la chaîne de bits reçue.
(JA)
【課題】比較的小規模な回路構成で、また比較的短時間に演算処理を行うことができる論理演算装置を提供する。 【解決手段】N(Nは、N≧2の整数)ビット長のビット列の入力を受け入れて、当該入力されるビット列が表すアドレスに、当該入力されるビット列に含まれる各ビット間の論理演算結果を表すビットをその一部に含む多ビット長のデータを格納してなるルックアップテーブルを記憶するメモリデバイス12を含み、メモリデバイス12にアクセスし、受け入れたビット列が表すアドレスに格納されたデータに含まれるビットを出力する論理演算装置である。
国際事務局に記録されている最新の書誌情報