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1. WO2015015556 - 半導体記憶装置、及び、半導体記憶装置の試験方法

公開番号 WO/2015/015556
公開日 05.02.2015
国際出願番号 PCT/JP2013/070502
国際出願日 29.07.2013
IPC
G11C 29/34 2006.01
G物理学
11情報記憶
C静的記憶
29正確な動作のための記憶装置のチェック;スタンバイまたはオフライン動作中の記憶装置のテスト
04故障したメモリ素子の検出またはその位置の特定
08機能試験,例.リフレッシュ中の試験,パワーオン・セルフテスト,または分散テスト
12試験のための組み込み装置,例.組み込み自己テスト[8]
18アドレス作成装置;メモリにアクセスするための装置,例.アドレス回路の細部
30シングルアレイへアクセスするもの
34マルチビットに同時にアクセスするもの
CPC
G11C 11/41
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
41forming ; static; cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
G11C 29/10
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
04Detection or location of defective memory elements ; , e.g. cell constructio details, timing of test signals
08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
10Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
出願人
  • 富士通株式会社 FUJITSU LIMITED [JP/JP]; 神奈川県川崎市中原区上小田中4丁目1番1号 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588, JP
発明者
  • 村田 誠治 MURATA, Seiji; JP
代理人
  • 伊東 忠重 ITOH, Tadashige; 東京都千代田区丸の内二丁目1番1号 丸の内 MY PLAZA (明治安田生命ビル) 16階 16th Floor, Marunouchi MY PLAZA (Meiji Yasuda Seimei Building), 1-1, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1000005, JP
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR STORAGE DEVICE, AND TESTING METHOD FOR SEMICONDUCTOR STORAGE DEVICE
(FR) DISPOSITIF DE STOCKAGE À SEMI-CONDUCTEURS ET PROCÉDÉ DE TEST POUR UN DISPOSITIF DE STOCKAGE À SEMI-CONDUCTEURS
(JA) 半導体記憶装置、及び、半導体記憶装置の試験方法
要約
(EN)
A semiconductor storage device includes: a memory block which includes a plurality of memory cells that hold data; a selection circuit, which is a selection circuit that outputs a first selection signal which selects first column addresses, which are half among column addresses of a plurality of memory cells for the same bit, or a second selection signal which selects second column addresses, which are the remaining half, such that when writing test data to the plurality of memory cells, both the first selection signal and the second selection signal are output, and when writing normal data, either the first selection signal or the second selection signal is output; a first driver which, on the basis of write-data to be written to the memory cell, and the first selection signal, outputs the write data to first memory cells corresponding to the first column addresses among the plurality of memory cells for the same bit; and a second driver which, on the basis of the write-data and the second selection signal, outputs the write data to second memory cells corresponding to the second column addresses.
(FR)
L'invention concerne un dispositif de stockage à semi-conducteurs qui comprend : un bloc de mémoire qui comprend une pluralité de cellules de mémoire qui contiennent des données ; un circuit de sélection, qui est un circuit de sélection qui délivre un premier signal de sélection qui sélectionne des premières adresses de colonne, qui sont une moitié parmi les adresses de colonne d'une pluralité de cellules de mémoire pour le même bit, ou un second signal de sélection qui sélectionne des secondes adresses de colonne, qui sont la moitié restante, de telle sorte que, lors de l'écriture de données de test dans la pluralité de cellules de mémoire, à la fois le premier signal de sélection et le second signal de sélection sont délivrés, et lors de l'écriture de données normales, soit le premier signal de sélection soit le second signal de sélection est délivré ; une première commande qui, sur la base de données d'écriture à écrire dans la cellule de mémoire, et du premier signal de sélection, délivre les données d'écriture à des premières cellules de mémoire correspondant aux premières adresses de colonne parmi la pluralité de cellules de mémoire pour le même bit ; et une seconde commande qui, sur la base des données d'écriture et du second signal de sélection, délivre les données d'écriture à des secondes cellules de mémoire correspondant aux secondes adresses de colonne.
(JA)
 半導体記憶装置は、データを保持する複数のメモリセルを含むメモリブロックと、同一ビットの複数のメモリセルのカラムアドレスのうちの半分の第1カラムアドレスを選択する第1選択信号、又は、残りの半分の第2カラムアドレスを選択する第2選択信号を出力する選択回路であって、複数のメモリセルに試験データを書き込むときは、第1選択信号及び第2選択信号の両方を出力し、通常データを書き込むときは、第1選択信号又は第2選択信号のいずれか一方を出力する選択回路と、メモリセルに書き込むライトデータと第1選択信号とに基づき、同一ビットの複数のメモリセルのうち、第1カラムアドレスに対応する第1メモリセルにライトデータを出力する第1ドライバと、ライトデータと第2選択信号とに基づき、第2カラムアドレスに対応する第2メモリセルにライトデータを出力する第2ドライバとを含む。
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