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1. WO2014203304 - 半導体装置の製造方法、及び、半導体装置

公開番号 WO/2014/203304
公開日 24.12.2014
国際出願番号 PCT/JP2013/066559
国際出願日 17.06.2013
IPC
H01L 21/336 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334ユニポーラ型の装置の製造のための多段階工程
335電界効果トランジスタ
336絶縁ゲートを有するもの
H01L 21/8234 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
822基板がシリコン技術を用いる半導体であるもの
8232電界効果技術
8234MIS技術
H01L 27/088 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
081種類の半導体構成部品だけを含むもの
085電界効果構成部品のみを含むもの
088構成部品が絶縁ゲートを有する電界効果トランジスタであるもの
H01L 29/78 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
66半導体装置の型
68整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76ユニポーラ装置
772電界効果トランジスタ
78絶縁ゲートによって生じる電界効果を有するもの
CPC
H01L 2029/7858
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; ; Multistep manufacturing processes therefor
66Types of semiconductor device ; ; Multistep manufacturing processes therefor
68controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
76Unipolar devices ; , e.g. field effect transistors
772Field effect transistors
78with field effect produced by an insulated gate
785having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
7858having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
H01L 21/28088
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
28008Making conductor-insulator-semiconductor electrodes
28017the insulator being formed after the semiconductor body, the semiconductor being silicon
28026characterised by the conductor
28088the final conductor layer next to the insulator being a composite, e.g. TiN
H01L 21/306
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
302to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
306Chemical or electrical treatment, e.g. electrolytic etching
H01L 21/30625
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
302to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
306Chemical or electrical treatment, e.g. electrolytic etching
30625With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
H01L 21/31111
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
31to form insulating layers thereon, e.g. for masking or by using photolithographic techniques
3105After-treatment
311Etching the insulating layers ; by chemical or physical means
31105Etching inorganic layers
31111by chemical means
H01L 21/31144
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
31to form insulating layers thereon, e.g. for masking or by using photolithographic techniques
3105After-treatment
311Etching the insulating layers ; by chemical or physical means
31144using masks
出願人
  • ユニサンティス エレクトロニクス シンガポール プライベート リミテッド UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG]/[SG] (AllExceptUS)
  • 舛岡 富士雄 MASUOKA Fujio [JP]/[JP] (US)
  • 中村 広記 NAKAMURA Hiroki [JP]/[JP] (US)
発明者
  • 舛岡 富士雄 MASUOKA Fujio
  • 中村 広記 NAKAMURA Hiroki
代理人
  • 辻居 幸一 TSUJII Koichi
優先権情報
公開言語 (言語コード) 日本語 (ja)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEURS AINSI QUE PROCÉDÉ DE FABRICATION DE CELUI-CI
(JA) 半導体装置の製造方法、及び、半導体装置
要約
(EN) The present invention addresses the problem of providing: a manufacturing method for a SGT having a structure in which the upper section of a columnar semiconductor layer is made to function as an n-type semiconductor layer or a p-type semiconductor layer by the work function difference between a metal and a semiconductor, said manufacturing method being a gate-last process in which two masks are used to form a fin-shaped semiconductor layer, the columnar semiconductor layer, a gate electrode, and gate wiring; and a SGT structure that is obtained as a result of the manufacturing method. The abovementioned problem is solved by including: a step in which the fin-shaped semiconductor layer is formed on a semiconductor substrate and a first insulating film is formed therearound; a step in which a first dummy gate is formed; a step in which a second dummy gate is formed; a step in which a side wall comprising the insulating film is formed, a diffusion layer is formed, and a compound of a metal and a semiconductor is formed on the diffusion layer; a step in which the gate electrode and the gate wiring are formed; and a step in which a contact that connects the upper section of a metal side wall and the upper section of the columnar semiconductor layer is formed by forming a contact hole in the upper section of the columnar semiconductor layer, forming a metal side wall on a side wall of the upper section of the columnar semiconductor layer, and depositing a third metal.
(FR) L'invention a pour objectif de fournir un procédé de fabrication d'un transistor à grille enveloppante (SGT) possédant une structure dans laquelle la partie supérieure d'une couche semi-conductrice en forme de colonne agit en tant que couche semi-conductrice de type n ou couche semi-conductrice de type p du fait de la différence de travail d'extraction d'un métal et d'un semi-conducteur; lequel procédé consiste en un processus de type à formation de grille en dernier au cours duquel une couche semi-conductrice en forme d'ailette, une couche semi-conductrice en forme de colonne, une électrode de grille et un câblage de grille sont formés à l'aide de deux masques. L'invention a aussi pour objectif de fournir une structure obtenue ainsi. Dans cet objectif, le procédé de l'invention présente : une étape au cours de laquelle la couche semi-conductrice en forme d'ailette est formée sur un substrat semi-conducteur, et un premier film isolant est formé à la périphérie de celle-ci; une étape au cours de laquelle une première grille factice est formée; une étape au cours de laquelle une seconde grille factice est formée; une étape au cours de laquelle une paroi latérale est formée à partir d'un film isolant, une couche de diffusion est formée, et un composé de métal et semi-conducteur est formé sur cette couche de diffusion; une étape au cours de laquelle l'électrode de grille ainsi que le câblage de grille sont formés; et une étape au cours de laquelle un orifice de contact est formé dans la partie supérieure de la couche semi-conductrice en forme de colonne, une paroi latérale métallique est formée sur cette partie supérieure de la couche semi-conductrice en forme de colonne, et un troisième métal est déposé, permettant ainsi de former un contact connectant la partie supérieure de la paroi métallique et la partie supérieure de la couche semi-conductrice en forme de colonne.
(JA) 2個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであり、柱状半導体層上部を金属と半導体との仕事関数差によってn型半導体層もしくはp型半導体層として機能させる構造を持つSGTの製造方法と、その結果得られるSGTの構造を提供することを課題とする。半導体基板上にフィン状半導体層を形成し、周囲に第1の絶縁膜を形成する工程と、第1のダミーゲートを形成する工程と、第2のダミーゲートを形成する工程と、絶縁膜からなるサイドウォールを形成し、拡散層を形成し、拡散層上に金属と半導体の化合物を形成する工程と、ゲート電極及びゲート配線を形成する工程と、柱状半導体層上部にコンタクト孔を形成し、柱状半導体層上部側壁に金属サイドウォールを形成し、第3の金属を堆積することにより、金属サイドウォール上部と柱状半導体層上部を接続するコンタクトを形成する工程とを有することにより、上記課題を解決する。
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