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1. WO2014178094 - 半導体装置及びその製造方法

公開番号 WO/2014/178094
公開日 06.11.2014
国際出願番号 PCT/JP2013/007196
国際出願日 06.12.2013
予備審査請求日 10.03.2014
IPC
H01L 29/78 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
66半導体装置の型
68整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76ユニポーラ装置
772電界効果トランジスタ
78絶縁ゲートによって生じる電界効果を有するもの
H01L 21/324 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
30H01L21/20~H01L21/26に分類されない方法または装置を用いる半導体本体の処理
324半導体本体の性質を改変するための熱処理,例.アニーリング,シンタリング
H01L 21/336 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334ユニポーラ型の装置の製造のための多段階工程
335電界効果トランジスタ
336絶縁ゲートを有するもの
H01L 29/12 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
02半導体本体
12構成材料に特徴のあるもの
CPC
H01J 37/32091
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
37Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
32Gas-filled discharge tubes, ; e.g. for surface treatment of objects such as coating, plating, etching, sterilising or bringing about chemical reactions
32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
32082Radio frequency generated discharge
32091the radio frequency energy being capacitively coupled to the plasma
H01L 21/0475
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
0445the devices having semiconductor bodies comprising crystalline silicon carbide
0475Changing the shape of the semiconductor body, e.g. forming recesses,
H01L 21/28026
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
28008Making conductor-insulator-semiconductor electrodes
28017the insulator being formed after the semiconductor body, the semiconductor being silicon
28026characterised by the conductor
H01L 21/302
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
302to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
H01L 21/3065
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
302to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
306Chemical or electrical treatment, e.g. electrolytic etching
3065Plasma etching; Reactive-ion etching
H01L 21/31116
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
31to form insulating layers thereon, e.g. for masking or by using photolithographic techniques
3105After-treatment
311Etching the insulating layers ; by chemical or physical means
31105Etching inorganic layers
31111by chemical means
31116by dry-etching
出願人
  • パナソニックIPマネジメント株式会社 PANASONIC INTELLECTUAL PROPERTY MANAGEMENT CO., LTD. [JP]/[JP]
発明者
  • 清澤 努 KIYOSAWA, Tsutomu
  • 香川 和宏 KAGAWA, Kazuhiro
  • 柳瀬 康行 YANASE, Yasuyuki
  • 空田 晴之 SORADA, Haruyuki
代理人
  • 特許業務法人前田特許事務所 MAEDA & PARTNERS
優先権情報
2013-09566330.04.2013JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及びその製造方法
要約
(EN)
 This invention is provided with: a substrate having an off-angle; an SiC layer disposed on a principal surface of the substrate, the SiC layer including an n-type drift region and having a trench, the bottom part of the trench being positioned in the drift region; and a gate electrode disposed in the trench in the SiC layer. The trench in the SiC layer is such that, in a cross-section parallel to the c-axis direction of the substrate and the direction normal to the principal surface of the substrate, a first angle between the principal surface of the substrate and at least a part of a first side wall on the off-direction side is obtuse, and a second angle between the principal surface of the substrate and at least a part of a second side wall opposite the first side wall is acute.
(FR)
 La présente invention est pourvue : d'un substrat qui présente un angle décalé ; d'une couche de SiC disposée sur une surface principale du substrat, la couche de SiC comprenant une région de dérive de type n et comportant une tranchée, la partie inférieure de la tranchée étant positionnée dans la région de dérive ; et une électrode grille disposée dans la tranchée dans la couche de SiC. La tranchée dans le couche de SiC est conçue de telle sorte que, dans une section transversale parallèle à la direction d'axe c du substrat et la direction normale à la surface principale du substrat, un premier angle entre la surface principale du substrat et au moins une partie d'une première paroi latérale sur le côté direction décalée est obtus, et un second angle entre la surface principale du substrat et au moins une partie d'une seconde paroi latérale opposée à la première paroi latérale est aigu.
(JA)
 オフ角を有する基板と、基板の主面上に配置され、n型のドリフト領域を含み、底部がドリフト領域に位置するトレンチを有するSiC層と、SiC層におけるトレンチの内部に配置されたゲート電極とを備えている。SiC層おけるトレンチは、基板の主面に対する法線方向と基板のc軸方向とに対して平行な断面において、オフ方向側の第1の側壁のうち少なくとも一部が基板の主面に対してなす第1の角が鈍角であり、第1の側壁に対向する第2の側壁のうち少なくとも一部が基板の主面に対してなす第2の角が鋭角である。
国際事務局に記録されている最新の書誌情報