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1. (WO2014174672) 半導体装置の製造方法及び半導体装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2014/174672    国際出願番号:    PCT/JP2013/062423
国際公開日: 30.10.2014 国際出願日: 26.04.2013
IPC:
H01L 21/336 (2006.01), H01L 21/8234 (2006.01), H01L 27/088 (2006.01), H01L 29/78 (2006.01)
出願人: UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG/SG]; 111, North Bridge Road, #16-04, Peninsula Plaza 179098 (SG) (米国を除く全ての指定国).
MASUOKA Fujio [JP/JP]; (JP) (US only).
NAKAMURA Hiroki [JP/JP]; (JP) (US only)
発明者: MASUOKA Fujio; (JP).
NAKAMURA Hiroki; (JP)
代理人: TSUJII Koichi; NAKAMURA & PARTNERS, Shin-Tokyo Bldg., 3-1, Marunouchi 3-chome, Chiyoda-ku, Tokyo 1008355 (JP)
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE PRODUCTION METHOD AND SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE PRODUCTION DE DISPOSITIF À SEMI-CONDUCTEURS, ET DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置の製造方法及び半導体装置
要約: front page image
(EN)The present invention addresses the problem of providing an SGT production method which is a gate-last process and an SGT having a structure causing the upper part of a pillar-shaped semiconductor layer to function as an n-type semiconductor layer or a p-type semiconductor layer based on the work function difference between a metal and a semiconductor. The semiconductor device production method comprises: forming a first insulation film at the periphery of a fin-shaped semiconductor layer and forming a pillar-shaped semiconductor layer on top of the fin-shaped semiconductor layer; fabricating a second insulation film, a polysilicon gate electrode and a polysilicon gate wiring, with the polysilicon gate electrode enveloping the second insulation film; forming a diffusion layer in the upper part of the fin-shaped semiconductor layer and the lower part of the pillar-shaped silicon layer; forming a metal and semiconductor compound in the upper part of the diffusion layer on top of the fin-shaped semiconductor layer; depositing an interlayer insulation film, exposing the polysilicon gate electrode and the polysilicon gate wiring, etching the polysilicon gate electrode and the polysilicon gate wiring, then, depositing a first metal and forming a metal gate electrode and a metal gate wiring; and forming a side wall comprising a third metal on the lateral wall of the upper part of the pillar-shaped semiconductor layer. The side wall comprising the third metal and the upper surface of the pillar-shaped semiconductor layer are connected.
(FR)La présente invention a pour objectif de mettre à disposition un procédé de production de transistor à électrode de grille enveloppante (transistor SGT) qui est un procédé de grille en dernier et un transistor SGT ayant une structure amenant la partie supérieure d'une couche semi-conductrice en forme de pilier à fonctionner en tant que couche semi-conductrice de type n ou en tant que couche semi-conductrice de type p en se basant sur la différence de fonction de travail entre un métal et un semi-conducteur. Pour ce faire, le procédé de production de dispositif à semi-conducteurs comprend les étapes suivantes : formation d'un premier film isolant au niveau de la périphérie d'une couche semi-conductrice en forme d'ailette et formation d'une couche semi-conductrice en forme de pilier sur le sommet de la couche semi-conductrice en forme d'ailette; fabrication d'un second film isolant, d'une électrode de grille de polysilicium, et d'un fil de grille de polysilicium, l'électrode de grille de polysilicium enveloppant le second film isolant; formation d'une couche de diffusion dans la partie supérieure de la couche semi-conductrice en forme d'ailette et dans la partie inférieure de la couche silicone en forme de pilier; formation d'un composé de métal et de semi-conducteur dans la partie supérieure de la couche de diffusion sur le sommet de la couche semi-conductrice en forme d'ailette; dépôt d'un film isolant intercouche, exposition de l'électrode de grille de polysilicium et du fil de grille de polysilicium, gravure de l'électrode de grille de polysilicium et du fil de grille de polysilicium, puis dépôt d'un premier métal et formation d'une électrode de grille en métal et d'un fil de grille en métal; et formation d'une paroi latérale comprenant un troisième métal sur la paroi latérale de la partie supérieure de la couche semi-conductrice en forme de pilier. La paroi latérale comprenant le troisième métal et la surface supérieure de la couche semi-conductrice en forme de pilier sont connectées.
(JA) ゲートラストプロセスであるSGTの製造方法と、柱状半導体層上部を金属と半導体との仕事関数差によってn型半導体層もしくはp型半導体層として機能させる構造を持つSGTとを提供することを課題とする。フィン状半導体層の周囲に第一の絶縁膜を形成し、前記フィン状半導体層の上部に柱状半導体層を形成し、第2の絶縁膜とポリシリコンゲート電極とポリシリコンゲート配線を作成し、ポリシリコンゲート電極は前記第2の絶縁膜を覆い、前記フィン状半導体層上部と前記柱状シリコン層下部に拡散層を形成し、前記フィン状半導体層上部の前記拡散層上部に金属と半導体の化合物を形成し、層間絶縁膜を堆積し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線を露出し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチング後、第1の金属を堆積し、金属ゲート電極と金属ゲート配線とを形成し、前記柱状半導体層上部側壁に、第3の金属からなるサイドウォールを形成し、前記第3の金属からなるサイドウォールと前記柱状半導体層上面は接続されていることを特徴とすることにより上記課題を解決する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)