WIPO logo
Mobile | Deutsch | English | Español | Français | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

国際・国内特許データベース検索
World Intellectual Property Organization
検索
 
閲覧
 
翻訳
 
オプション
 
最新情報
 
ログイン
 
ヘルプ
 
自動翻訳
1. (WO2014171014) 半導体装置の製造方法、及び、半導体装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2014/171014    国際出願番号:    PCT/JP2013/061653
国際公開日: 23.10.2014 国際出願日: 19.04.2013
IPC:
H01L 21/8238 (2006.01), H01L 21/28 (2006.01), H01L 21/336 (2006.01), H01L 27/04 (2006.01), H01L 27/092 (2006.01), H01L 29/423 (2006.01), H01L 29/49 (2006.01), H01L 29/78 (2006.01)
出願人: UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG/SG]; 111, North Bridge Road, #16-04, Peninsula Plaza, 179098 (SG) (米国を除く全ての指定国).
MASUOKA Fujio [JP/JP]; (JP) (US only).
HARADA Nozomu [JP/JP]; (JP) (US only).
NAKAMURA Hiroki [JP/JP]; (JP) (US only).
LI Yisuo [SG/SG]; (SG) (US only).
KAMATH Aashit Ramachandra [IN/SG]; (SG) (US only).
CHEN Zhixian [SG/SG]; (SG) (US only).
PHUA Teng Soong [SG/SG]; (SG) (US only).
WANG Xinpeng [CN/SG]; (SG) (US only).
LO Patrick Guo-Qiang [US/SG]; (SG) (US only)
発明者: MASUOKA Fujio; (JP).
HARADA Nozomu; (JP).
NAKAMURA Hiroki; (JP).
LI Yisuo; (SG).
KAMATH Aashit Ramachandra; (SG).
CHEN Zhixian; (SG).
PHUA Teng Soong; (SG).
WANG Xinpeng; (SG).
LO Patrick Guo-Qiang; (SG)
代理人: KIMURA Mitsuru; 2nd Floor, Kyohan Building, 7, Kandanishiki-cho 2-chome, Chiyoda-ku, Tokyo 1010054 (JP)
優先権情報:
発明の名称: (EN) METHOD FOR PRODUCING SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE PRODUCTION DE DISPOSITIF À SEMI-CONDUCTEURS ET DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置の製造方法、及び、半導体装置
要約: front page image
(EN)This method for producing a semiconductor device has: a first step for forming a flat silicon layer (107) on a silicon substrate (101), and forming a first and a second columnar silicon layer (104, 105) on the flat silicon layer; a second step for forming a gate-insulating film (113) around the periphery of the first and second columnar silicon layers, forming a metal film (115) and a polysilicon film (116) around the periphery of the gate-insulating film, setting the film thickness of the polysilicon film so as to be thinner than half the length of the interval between the first and second columnar silicon layers, depositing a third resist (117), exposing the polysilicon film on the upper-section-side wall of the first and second columnar semiconductor layers, removing the exposed polysilicon film by etching, detaching the third resist, and removing the metal film by etching; and a third step for forming a fourth resist (118) for forming gate wiring (119c), performing an anisotropic etching, and forming the gate wiring, a first gate electrode, and a second gate electrode.
(FR)La présente invention concerne un procédé de production d'un dispositif à semi-conducteurs qui comporte : une première étape de formation d'une couche (107) plate de silicium sur un substrat (101) de silicium et de formation d'une première et d'une seconde couche (104, 105) de silicium en colonne sur la couche plate de silicium; une deuxième étape de formation d'un film (113) d'isolation de grille autour de la périphérie des première et seconde couches de silicium en colonne, de formation d'un film (115) métallique et d'un film (116) en polysilicium autour de la périphérie du film d'isolation de grille, de réglage de l'épaisseur de film du film en polysilicium, de manière à ce qu'il soit plus mince que la moitié de la longueur de l'intervalle entre la première et la seconde couche en silicium en colonne, de dépôt d'une troisième matière (117) de protection, d'exposition du film de polysilicium sur la paroi côté section supérieure des première et seconde couches à semi-conducteurs en colonne, de retrait du film de polysilicium exposé par décapage, de détachage de la troisième matière de protection et de suppression du film métallique par décapage; et une troisième étape de formation d'une quatrième matière (118) de protection, afin de former un câblage (119c) de grille, de réalisation d'un décapage anisotrope et de formation du câblage de grille, d'une première électrode de grille et d'une seconde électrode de grille.
(JA) 半導体装置の製造方法は、シリコン基板(101)上に平面状シリコン層(107)を形成し、平面状シリコン層上に第1及び第2の柱状シリコン層(104,105)とを形成する第1の工程と、第1及び第2の柱状シリコン層の周囲にゲート絶縁膜(113)を形成し、ゲート絶縁膜の周囲に金属膜(115)及びポリシリコン膜(116)を成膜し、ポリシリコン膜の膜厚を第1及び第2の柱状シリコン層との間の間隔の半分の長さよりも薄くし、第3のレジスト(117)を堆積し、第1及び第2の柱状半導体層の上部側壁のポリシリコン膜を露出させ、露出したポリシリコン膜をエッチングにより除去し、第3のレジストを剥離し、金属膜をエッチングにより除去する第2の工程と、ゲート配線(119c)を形成するための第4のレジスト(118)を形成し、異方性エッチングを行い、ゲート配線、第1のゲート電極、及び第2のゲート電極を形成する第3の工程と、を有する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)