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1. (WO2014170949) 半導体装置の製造方法、及び、半導体装置
国際事務局に記録されている最新の書誌情報   

国際公開番号: WO/2014/170949 国際出願番号: PCT/JP2013/061247
国際公開日: 23.10.2014 国際出願日: 16.04.2013
IPC:
H01L 21/336 (2006.01) ,H01L 27/04 (2006.01) ,H01L 29/417 (2006.01) ,H01L 29/78 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
40
電極
41
その形状,相対的大きさまたは配置に特徴のあるもの
417
整流,増幅またはスイッチされる電流を流すもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
出願人: MASUOKA Fujio[JP/JP]; JP (US)
NAKAMURA Hiroki[JP/JP]; JP (US)
UNISANTIS ELECTRONICS SINGAPORE PTE. LTD.[SG/SG]; 111, North Bridge Road, #16-04, Peninsula Plaza 179098, SG (AllExceptUS)
発明者: MASUOKA Fujio; JP
NAKAMURA Hiroki; JP
代理人: TSUJII Koichi; NAKAMURA & PARTNERS, Shin-Tokyo Bldg., 3-1, Marunouchi 3-chome, Chiyoda-ku, Tokyo 1008355, JP
優先権情報:
発明の名称: (EN) METHOD FOR PRODUCING SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE PRODUCTION D'UN DISPOSITIF À SEMI-CONDUCTEURS ET DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置の製造方法、及び、半導体装置
要約:
(EN) The present invention addresses the problem of providing an SGT having a structure in which a transistor is formed by the work function difference between a metal and a semiconductor. The SGT has: a fin-shaped semiconductor layer; a first insulating film formed around the periphery of the fin-shaped semiconductor layer; a first metal film formed around the periphery of the first insulating film; a columnar semiconductor layer formed on the fin-shaped semiconductor layer; a gate-insulating film formed around the periphery of the columnar semiconductor layer; a gate electrode comprising a third metal formed around the periphery of the gate-insulating film; gate wiring connected to the gate electrode; a second insulating film formed around the periphery of the upper-section-side wall of the columnar semiconductor layer; and a second metal film formed around the periphery of the second insulating film. Furthermore, the present invention solves the abovementioned problem as a result of the SGT being characterized in that the upper section of the columnar semiconductor layer and the second metal film are connected, and the upper section of the fin-shaped semiconductor layer and the first metal film are connected.
(FR) La présente invention concerne le problème de la fourniture d'un SGT ayant une structure dans laquelle un transistor est formé par la différence de fonction de travail entre un métal et un semi-conducteur. Le SGT possède : une couche à semi-conducteurs en forme d'ailette; un premier film isolant formé autour de la périphérie de la couche à semi-conducteurs en forme d'ailette; un premier film métallique formé autour de la périphérie du premier film isolant; une couche à semi-conducteurs en colonne, formée sur la couche à semi-conducteurs en forme d'ailette; un film d'isolation de grille formé autour de la périphérie de la couche à semi-conducteurs en colonne; une électrode de grille comprenant un troisième métal formée autour de la périphérie du film d'isolation de grille; un câblage de grille connecté à l'électrode de grille; un second film isolant formé autour de la périphérie de la paroi côté section supérieure de la couche à semi-conducteurs en colonne; et un second film métallique formé autour de la périphérie du second film isolant. De plus, l'invention résout le problème susmentionné du fait que le SGT est caractérisé en ce que la section supérieure de la couche à semi-conducteurs en colonne et le deuxième film métallique sont raccordés et en ce que la section supérieure de la couche à semi-conducteurs en forme d'ailette et le premier film métallique sont raccordés.
(JA)  トランジスタを金属と半導体との仕事関数差によって形成する構造を持つSGTを提供することを課題とする。フィン状半導体層と、前記フィン状半導体層の周囲に形成された第1の絶縁膜と、前記第1の絶縁膜の周囲に形成された第1の金属膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第3の金属からなるゲート電極と、前記ゲート電極に接続されたゲート配線と、前記柱状半導体層の上部側壁の周囲に形成された第2の絶縁膜と、前記第2の絶縁膜の周囲に形成された第2の金属膜と、を有し、前記柱状半導体層上部と前記第2の金属膜とが接続され、前記フィン状半導体層上部と前記第1の金属膜とが接続されることを特徴とすることにより上記課題を解決する。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)