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1. WO2014136241 - 積層体及びその製造方法

公開番号 WO/2014/136241
公開日 12.09.2014
国際出願番号 PCT/JP2013/056330
国際出願日 07.03.2013
IPC
H01L 25/065 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
25複数の個々の半導体または他の固体装置からなる組立体
03すべての装置がグループH01L27/00~H01L51/00の同じサブグループに分類される型からなるもの,例.整流ダイオードの組立体
04個別の容器を持たない装置
065装置がグループH01L27/00に分類された型からなるもの
H01L 21/60 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
50サブグループH01L21/06~H01L21/326の一つに分類されない方法または装置を用いる半導体装置の組立
60動作中の装置にまたは装置から電流を流すためのリードまたは他の導電部材の取り付け
H01L 25/07 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
25複数の個々の半導体または他の固体装置からなる組立体
03すべての装置がグループH01L27/00~H01L51/00の同じサブグループに分類される型からなるもの,例.整流ダイオードの組立体
04個別の容器を持たない装置
07装置がグループH01L29/00に分類された型からなるもの
H01L 25/18 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
25複数の個々の半導体または他の固体装置からなる組立体
18装置がグループH01L27/00~H01L51/00の同じメイングループの2つ以上の異なるサブグループに分類される型からなるもの
CPC
H01L 2223/5442
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2223Details relating to semiconductor or other solid state devices covered by the group H01L23/00
544Marks applied to semiconductor devices or parts
5442comprising non digital, non alphanumeric information, e.g. symbols
H01L 2223/54426
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2223Details relating to semiconductor or other solid state devices covered by the group H01L23/00
544Marks applied to semiconductor devices or parts
54426for alignment
H01L 2223/54473
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2223Details relating to semiconductor or other solid state devices covered by the group H01L23/00
544Marks applied to semiconductor devices or parts
54473for use after dicing
H01L 2223/54486
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2223Details relating to semiconductor or other solid state devices covered by the group H01L23/00
544Marks applied to semiconductor devices or parts
54473for use after dicing
54486Located on package parts, e.g. encapsulation, leads, package substrate
H01L 2224/02126
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2224Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
02Bonding areas; Manufacturing methods related thereto
0212Auxiliary members for bonding areas, e.g. spacers
02122being formed on the semiconductor or solid-state body
02123inside the bonding area
02125Reinforcing structures
02126Collar structures
H01L 2224/0215
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2224Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
02Bonding areas; Manufacturing methods related thereto
0212Auxiliary members for bonding areas, e.g. spacers
02122being formed on the semiconductor or solid-state body
02123inside the bonding area
0215Material of the auxiliary member
出願人
  • 東北マイクロテック株式会社 TOHOKU-MICROTEC CO., LTD [JP]/[JP]
発明者
  • 元吉 真 MOTOYOSHI Makoto
代理人
  • 鈴木壯兵衞 SUZUKI Sohbe
優先権情報
公開言語 (言語コード) 日本語 (ja)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) LAMINATE AND METHOD OF PRODUCING SAME
(FR) STRATIFIÉ ET PROCÉDÉ DE FABRICATION ASSOCIÉ
(JA) 積層体及びその製造方法
要約
(EN) Provided are a laminate and a method for producing the laminate whereby high-accuracy alignment of less than or equal to 0.2 μm is easily achieved and bonding work subsequent to stacking is simple, by way of a structure provided with a lower chip (LC) and an upper chip (UC). The lower chip (LC) has: a plurality of electrical wire-use lands (55a, 55b, 55c, 55d); and a plurality of wall patterns (53a, 53b), for which heights measured from a reference face upon which the plurality of electrical wire-use lands are disposed are higher than each of the plurality of wire-use lands, which are each disposed at positions other than locations at which the plurality of electrical wire-use lands are disposed, and which each have a slope. The upper chip (UC) has: a plurality of electrical wire-use bumps (35a, 35b, 35c, 35d) which are each disposed corresponding to respective positions of the plurality of wire-use lands; and a plurality of conical cone bumps (33a, 33b) disposed corresponding to the positions of the plurality of wall patterns.
(FR) L'invention concerne un stratifié et un procédé de fabrication du stratifié par lequel un alignement de haute précision inférieur ou égal à 0,2 µm est obtenu de manière aisée et un travail de soudage ultérieur à l'empilement est simple, par l'intermédiaire d'une structure comprenant une puce inférieure (LC) et une puce supérieure (UC). La puce inférieure (LC) comprend : une pluralité de pastilles d'utilisation de fil électrique (55a, 55b, 55c, 55d) ; et une pluralité de motifs de paroi (53a, 53b), pour lesquels des hauteurs mesurées à partir d'une face de référence sur laquelle la pluralité de pastilles d'utilisation de fil électrique sont disposées sont supérieures à chacune de la pluralité de pastilles d'utilisation de fil, qui sont chacun disposés à des emplacements autres que des emplacements auxquels la pluralité de pastilles d'utilisation de fil électrique sont disposées, et qui ont chacun une pente. La puce supérieure (UC) comprend : une pluralité de bosses d'utilisation de fil électrique (35a, 35b, 35c, 35d) qui sont chacune disposées de manière correspondante à des emplacements respectifs de la pluralité de pastilles d'utilisation de fil ; et une pluralité de bosses en forme de cône conique (33a, 33b) disposées de manière correspondante aux emplacements de la pluralité de motifs de paroi.
(JA)  複数の電気配線用ランド(55a,55b,55c,55d)、複数の電気配線用ランドが配列された基準面から測った高さが複数の電気配線用ランドのそれぞれの高さよりも高く、複数の電気配線用ランドが配列された箇所以外の位置にそれぞれ配置され、それぞれ斜面を有する複数の壁パターン(53a,53b)を有する下側チップLCと、複数の電気配線用ランドの位置にそれぞれ対応して配置された複数の電気配線用バンプ(35a,35b,35c,35d)、複数の壁パターンの位置に対応して配列された錐状の複数のコーンバンプ(33a,33b)を有する上側チップUCとを備える構造により、0.2μm以下の高精度な位置合わせが容易に実現でき、積層した後の接合作業も簡単である積層体及びこの積層体の製造方法を提供する。
関連特許文献
国際事務局に記録されている最新の書誌情報