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1. (WO2014129576) 半導体記憶装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2014/129576    国際出願番号:    PCT/JP2014/054129
国際公開日: 28.08.2014 国際出願日: 21.02.2014
IPC:
G11C 11/4091 (2006.01), G11C 11/401 (2006.01), H01L 21/8242 (2006.01), H01L 27/10 (2006.01), H01L 27/108 (2006.01)
出願人: PS4 LUXCO S.A.R.L. [LU/LU]; 208, Val des Bons Malades, Luxembourg L2121 (LU).
OHGAMI, Takeshi [JP/JP]; (JP) (US only)
発明者: OHGAMI, Takeshi; (JP)
代理人: KATO, Asamichi; c/o A. Kato & Associates, 20-12, Shin-Yokohama 3-chome, Kohoku-ku, Yokohama-shi, Kanagawa 2220033 (JP)
優先権情報:
2013-033288 22.02.2013 JP
発明の名称: (EN) SEMICONDUCTOR STORAGE DEVICE
(FR) DISPOSITIF DE STOCKAGE À SEMI-CONDUCTEURS
(JA) 半導体記憶装置
要約: front page image
(EN)The purpose of the present invention is to reduce chip area. The present invention is provided with a bit line pair, sense amplifier circuits which are connected between the bit line pair and which are configured with 2 CMOS inverter circuits for which input and output are mutually connected, an equalizer circuit connected between the bit line pair, and a drive transistor which drives a drive line of the sense amplifier circuits; wherein one transistor configuring the CMOS inverter circuits, a transistor group configuring the equalizer circuit, and the drive transistor are of a first conductivity type and have the same first threshold.
(FR)Le but de la présente invention est de réduire une surface de puce. La présente invention comporte une paire de lignes de bits, des circuits d'amplificateur de détection qui sont connectés entre la paire de lignes de bits et qui sont configurés avec 2 circuits d'inverseur CMOS pour lesquels une entrée et une sortie sont mutuellement connectées, un circuit d'égaliseur connecté entre la paire de lignes de bits, et un transistor de pilotage qui pilote une ligne de pilotage des circuits d'amplificateur de détection ; un transistor configurant les circuits d'inverseur CMOS, un groupe de transistors configurant le circuit d'égaliseur, et le transistor de pilotage étant d'un premier type de conductivité et ayant le même premier seuil.
(JA) チップ面積を削減する。ビット線対と、ビット線対間に接続され、入出力を互いに接続する2つのCMOSインバータ回路で構成されるセンスアンプ回路と、ビット線対間に接続されるイコライザ回路と、センスアンプ回路の駆動線を駆動する駆動トランジスタと、を備え、CMOSインバータ回路を構成する一方のトランジスタとイコライザ回路を構成するトランジスタ群と駆動トランジスタとが第1導電型であって同じ第1の閾値を有する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)