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1. (WO2014129404) 半導体装置およびその製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2014/129404    国際出願番号:    PCT/JP2014/053511
国際公開日: 28.08.2014 国際出願日: 14.02.2014
IPC:
H01L 29/78 (2006.01), H01L 21/336 (2006.01), H01L 29/06 (2006.01), H01L 29/12 (2006.01)
出願人: ROHM CO., LTD. [JP/JP]; 21, Saiin Mizosaki-cho, Ukyo-ku, Kyoto-shi, Kyoto 6158585 (JP)
発明者: NAKANO, Yuki; (JP)
代理人: INAOKA, Kosaku; c/o AI ASSOCIATION OF PATENT AND TRADEMARK ATTORNEYS, Sun Mullion NBF Tower, 21st Floor, 6-12, Minamihommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410054 (JP)
優先権情報:
2013-030018 19.02.2013 JP
発明の名称: (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置およびその製造方法
要約: front page image
(EN)This semiconductor device comprises: a gate electrode which is embedded in a gate trench in a semiconductor layer of a first conductivity type; a source region of the first conductivity type, a channel region of a second conductivity type and a drain region of the first conductivity type, which are formed in the semiconductor layer; a second trench which is selectively formed in a source portion that is divided in the surface of the semiconductor layer so as to contain the source region; a trench embedded portion which is embedded in the second trench; a channel contact region of the second conductivity type, which is selectively arranged in the source portion at a position higher than the bottom of the second trench, and which is electrically connected to the channel region; and a surface metal layer which is arranged on the source portion and is electrically connected to the source region and the channel contact region.
(FR)L'invention concerne un dispositif semi-conducteur qui comprend : une électrode de grille qui est intégrée dans une tranchée de grille dans une couche de semi-conducteur d'un premier type de conductivité; une région de source du premier type de conductivité, une région de canal d'un second type de conductivité et une région de drain du premier type de conductivité, qui sont formées dans la couche de semi-conducteur; une seconde tranchée qui est formée de manière sélective dans une partie source qui est divisée dans la surface de la couche de semi-conducteur de façon à contenir la région de source; une partie intégrée de tranchée qui est intégrée dans la seconde tranchée; une région de contact de canal du second type de conductivité, qui est agencée de manière sélective dans la partie source à une position plus élevée que le fond de la seconde tranchée, et qui est électriquement connectée à la région de canal; et une couche métallique de surface qui est agencée sur la partie source et qui est électriquement connectée à la région de source et à la région de contact de canal.
(JA) 本発明の半導体装置は、第1導電型の半導体層のゲートトレンチに埋め込まれたゲート電極と、前記半導体層に形成された第1導電型のソース領域、第2導電型のチャネル領域および第1導電型のドレイン領域と、前記半導体層の前記表面において前記ソース領域を含むように区画されたソース部に選択的に形成された第2トレンチと、前記第2トレンチに埋め込まれたトレンチ埋め込み部と、前記ソース部において前記第2トレンチの底部よりも高い位置に選択的に配置され、前記チャネル領域と電気的に接続された第2導電型のチャネルコンタクト領域と、前記ソース部上に配置され、前記ソース領域および前記チャネルコンタクト領域に電気的に接続された表面金属層とを含む。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)