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1. (WO2014128914) 半導体装置
国際事務局に記録されている最新の書誌情報   

国際公開番号: WO/2014/128914 国際出願番号: PCT/JP2013/054499
国際公開日: 28.08.2014 国際出願日: 22.02.2013
IPC:
H01L 29/78 (2006.01) ,H01L 21/336 (2006.01)
出願人: KATO Takehiro[JP/JP]; JP (US)
TOYOTA JIDOSHA KABUSHIKI KAISHA[JP/JP]; 1, Toyota-cho, Toyota-shi, Aichi 4718571, JP (AllExceptUS)
発明者: KATO Takehiro; JP
代理人: KAI-U PATENT LAW FIRM; NAGOYA LUCENT TOWER 9F, 6-1, Ushijima-cho, Nishi-ku, Nagoya-shi, Aichi 4516009, JP
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
要約: front page image
(EN) A semiconductor device is known in which: in order from the surface-side of a semiconductor substrate, first areas of a first conductivity type, second areas of a second conductivity type, and a third area of the first conductivity type are stacked; extending through the first areas and the second areas, trench gate electrodes reaching the third area are formed; a surface electrode is formed on the surface of the semiconductor substrate; and by way of insulated areas covering the surfaces of the trench gate electrodes, the surface electrode and the trench gate electrodes are insulated. In the present invention, the insulated areas which cover the surfaces of the trench gate electrodes so as to insulate the surface electrode and the trench gate electrodes are withheld in the interior of trenchs. The surface electrode is formed on the surface of the stepless semiconductor substrate, and is spread uniformly. A stress concentration point is not formed on the surface electrode, and therefore, strength and reliability of the surface electrode are improved.
(FR) Un dispositif semi-conducteur est connu dans lequel : dans l'ordre à partir du côté de surface d'un substrat de semi-conducteur, des premières zones d'un premier type de conductivité, des deuxièmes zones d'un second type de conductivité, et une troisième zone du premier type de conductivité sont empilées ; des électrodes de grille de tranchée atteignant la troisième zone sont formées en s'étendant à travers les premières zones et les deuxièmes zones ; une électrode de surface est formée sur la surface du substrat de semi-conducteur ; et à l'aide de zones isolées recouvrant les surfaces des électrodes de grille de tranchée, l'électrode de surface et les électrodes de grille de tranchée sont isolées. Selon la présente invention, les zones isolées qui recouvrent les surfaces des électrodes de grille de tranchée de façon à isoler l'électrode de surface et les électrodes de grille de tranchée sont maintenues à l'intérieur de tranchées. L'électrode de surface est formée sur la surface du substrat de semi-conducteur continu, et est diffusée de manière uniforme. Un point de concentration de contrainte n'est pas formé sur l'électrode de surface, et ainsi, la résistance mécanique et la fiabilité de l'électrode de surface sont améliorées.
(JA)  半導体基板の表面側から順に第1導電型の第1領域と第2導電型の第2領域と第1導電型の第3領域が積層されており、第1領域と第2領域を貫通して第3領域に達するトレンチゲート電極が形成されており、半導体基板の表面に表面電極が形成されており、トレンチゲート電極の表面を覆う絶縁領域によって表面電極とトレンチゲート電極を絶縁する半導体装置が知られている。トレンチゲート電極の表面を覆って表面電極とトレンチゲート電極を絶縁する絶縁領域をトレンチの内部に留める。表面電極は、段差のない半導体基板の表面に形成され、均一に広がる。表面電極に応力集中箇所が形成されず、表面電極の強度と信頼性が向上する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)