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1. WO2014125606 - 制御装置

公開番号 WO/2014/125606
公開日 21.08.2014
国際出願番号 PCT/JP2013/053620
国際出願日 15.02.2013
IPC
G06F 11/20 2006.01
G物理学
06計算;計数
F電気的デジタルデータ処理
11エラー検出;エラー訂正;監視
07故障の発生への応答,例.耐故障性
16ハードウェアに冗長性を持たせることによるデータのエラー検出または訂正
20能動的なフォールトマスキングによるもの,例.故障要素を切り離すことによるものまたは予備の要素に切り換えることによるもの
G06F 11/18 2006.01
G物理学
06計算;計数
F電気的デジタルデータ処理
11エラー検出;エラー訂正;監視
07故障の発生への応答,例.耐故障性
16ハードウェアに冗長性を持たせることによるデータのエラー検出または訂正
18冗長回路の受動的フォールトマスキングによるもの,例.クアッディング等の冗長回路の組み合わせロジックによるものまたは多数決回路によるもの
CPC
G05B 19/0421
GPHYSICS
05CONTROLLING; REGULATING
BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
19Programme-control systems
02electric
04Programme control other than numerical control, i.e. in sequence controllers or logic controllers
042using digital processors
0421Multiprocessor system
G05B 19/0428
GPHYSICS
05CONTROLLING; REGULATING
BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
19Programme-control systems
02electric
04Programme control other than numerical control, i.e. in sequence controllers or logic controllers
042using digital processors
0428Safety, monitoring
G05B 2219/25143
GPHYSICS
05CONTROLLING; REGULATING
BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
2219Program-control systems
20Pc systems
25Pc structure of the system
25143Buffer for communication between two cpu
G05B 9/03
GPHYSICS
05CONTROLLING; REGULATING
BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
9Safety arrangements
02electric
03with multiple-channel loop, i.e. redundant control systems
G06F 11/2028
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
11Error detection; Error correction; Monitoring
07Responding to the occurrence of a fault, e.g. fault tolerance
16Error detection or correction of the data by redundancy in hardware
20using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
202where processing functionality is redundant
2023Failover techniques
2028eliminating a faulty processor or activating a spare
G06F 11/2038
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
11Error detection; Error correction; Monitoring
07Responding to the occurrence of a fault, e.g. fault tolerance
16Error detection or correction of the data by redundancy in hardware
20using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
202where processing functionality is redundant
2038with a single idle spare processing component
出願人
  • 三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP]/[JP] (AllExceptUS)
  • 吉池 久夫 YOSHIIKE Hisao (US)
発明者
  • 吉池 久夫 YOSHIIKE Hisao
代理人
  • 村上 啓吾 MURAKAMI Keigo
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) CONTROL DEVICE
(FR) DISPOSITIF DE COMMANDE
(JA) 制御装置
要約
(EN)
The present invention is provided with: a control CPU card (11) mounted with a control CPU chip (12) having a first core (14) and a second core (15), and a primary storage unit (13) that stores information; a standby CPU card (21) mounted with a standby CPU chip (22) having a first core (23) and a second core (25) and a primary storage unit (13) that stores information; and an interface (33) that performs communication for sharing information between the CPU cards (11, 21). In the control CPU card (11), when the first core (14) is normal, control computation is performed and the computation results are output, and when the first core is abnormal, the second core (15) is switched to being the control core, control computation is performed, and the output of the computation results is continued. When all of the cores (14, 15) are abnormal, system switching is performed from the control CPU card (11) to the standby CPU card (21).
(FR)
La présente invention est dotée : d'une carte UC (11) de commande, sur laquelle est montée une puce UC (12) de commande ayant un premier noyau (14) et un second noyau (15), ainsi qu'une unité (13) de stockage principale, qui stocke des informations ; d'une carte UC (21) de veille, sur laquelle est montée une puce UC (22) de veille ayant un premier noyau (23) et un second noyau (25) et une unité (13) de stockage principale, qui stocke des informations ; et d'une interface (33) qui effectue une communication pour le partage d'informations entre les cartes UC (11, 21). Dans la carte UC (11) de commande, lorsque le premier noyau (14) est normal, un calcul de commande est réalisé et les résultats de calcul sont produits et, lorsque le premier noyau est anormal, le second noyau (15) est commuté pour devenir le noyau de commande, un calcul de commande est réalisé et la production des résultats de calcul est poursuivie. Lorsque tous les noyaux (14, 15) sont anormaux, une commutation du système est réalisée, de la carte UC (11) de commande vers la carte UC (21) de veille.
(JA)
第1コア(14)および第2コア(15)を有する制御用CPUチップ(12)、および、情報を記憶する主記憶部(13)を搭載した制御系CPUカード(11)と、第1コア(24)および第2コア(25)を有する待機用CPUチップ(22)、および、情報を記憶する主記憶部(13)を搭載した待機系CPUカード(21)と、各CPUカード(11)、(21)間で情報を共有するための通信を行うI/F(33)とを備え、制御系CPUカード(11)において、第1コア(14)が正常である場合には、制御演算を行い演算結果を出力し、異常である場合には、第2コア(15)を制御用のコアに切り替えて制御演算を行い演算結果の出力を継続し、各コア(14)、(15)の全てが異常である場合には、制御系CPUカード(11)から待機系CPUカード(21)に系切り替えを行う。
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