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1. (WO2014123176) 半導体装置及びその製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2014/123176    国際出願番号:    PCT/JP2014/052723
国際公開日: 14.08.2014 国際出願日: 06.02.2014
IPC:
H01L 21/8242 (2006.01), H01L 21/76 (2006.01), H01L 27/108 (2006.01)
出願人: PS4 LUXCO S.A.R.L. [LU/LU]; 208, Val des Bons Malades, L-2121 Luxembourg (LU) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
YUKI, Kazuyoshi [JP/JP]; (JP) (US only)
発明者: YUKI, Kazuyoshi; (JP)
代理人: MIYAZAKI, Teruo; 11F, Toranomon-Twin-Building West, 10-1, Toranomon 2-chome, Minato-ku, Tokyo 1050001 (JP)
優先権情報:
2013-023195 08.02.2013 JP
発明の名称: (EN) SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREFOR
(FR) DISPOSITIF À SEMI-CONDUCTEURS ET PROCÉDÉ FABRICATION DE CE DERNIER
(JA) 半導体装置及びその製造方法
要約: front page image
(EN)Provided is a twin plug forming process in which a contact hole that is between word lines (10b, 10c) and is enclosed by a bit line (16) is filled with a second conducting material and separated in the second direction, wherein without forming a conventional dummy word line, a diffusion layer separation trench (29) is formed by further etching the surface of a semiconductor substrate exposed between twin plugs, and the trench is filled with a diffusion layer separation insulating film (30) to separate a diffusion layer, and separate contact plugs (25b, 25c).
(FR)La présente invention se rapporte à un procédé de formation de fiche jumelée selon lequel un trou de contact, qui est formé entre des lignes de mots (10b, 10c) et est entouré par une ligne de bits (16), est rempli avec un second matériau conducteur et est séparé dans la seconde direction. Selon l'invention, sans former une ligne de mots factice classique, une tranchée de séparation de couche de diffusion (29) est formée en gravant davantage la surface d'un substrat de semi-conducteur exposé entre deux fiches jumelées, et la tranchée est remplie avec un film isolant de séparation de couche de diffusion (30) permettant de séparer une couche de diffusion, et des fiches de contact distinctes (25b, 25c).
(JA) ワード線10bと10cの間でビット線16で囲まれたコンタクトホール内に第2の導電材料を埋め込み、第2の方向で分離するツインプラグ形成工程において、従来のダミーワード線を形成せずに、ツインプラグ間に露出した半導体基板をさらにエッチングして拡散層分離用溝29を形成し、拡散層分離絶縁膜30を埋め込んで拡散層を分離すると共に、コンタクトプラグ25bと25cとを分離する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)