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1. (WO2014119096) 半導体集積回路
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2014/119096    国際出願番号:    PCT/JP2013/081365
国際公開日: 07.08.2014 国際出願日: 21.11.2013
IPC:
H01L 23/12 (2006.01), H01L 21/82 (2006.01), H01L 21/822 (2006.01), H01L 27/04 (2006.01)
出願人: SONY CORPORATION [JP/JP]; 1-7-1 Konan, Minato-ku Tokyo 1080075 (JP)
発明者: DANARDONO, Dwi Antono; (JP).
SATO, Masahiro; (JP)
代理人: MARUSHIMA, Toshikazu; Craft Intellectual Property, Keio Shinjuku 3-chome 2nd Bldg.,5F, 3-3-2 Shinjuku, Shinjuku-ku Tokyo 1600022 (JP)
優先権情報:
2013-018032 01.02.2013 JP
発明の名称: (EN) SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) CIRCUIT INTÉGRÉ SEMICONDUCTEUR
(JA) 半導体集積回路
要約: front page image
(EN)An objective of the present invention is to alleviate increased voltage drops in a semiconductor integrated circuit. A semiconductor integrated circuit comprises a plurality of first I/O cells, a plurality of second I/O cells, and a potential supply unit. The plurality of first I/O cells are arrayed upon a semiconductor integrated circuit substrate. The plurality of second I/O cells are arrayed upon the semiconductor integrate circuit substrate along the plurality of first I/O cells. The potential supply unit is formed upon a semiconductor package substrate, a portion thereof protruding in a surface of the semiconductor package substrate, and supplies a prescribed potential via a region which includes the protrusion portion to a subject cell which is any of the plurality of first I/O cells and a cell among the plurality of second I/O cells which is in the proximity of the subject cell.
(FR)Un objet de la présente invention est d'atténuer les chutes de tension accrues dans un circuit intégré semiconducteur. L'invention réalise à cet effet un circuit intégré semiconducteur qui comprend une pluralité de premières cellules d'E/S, une pluralité de deuxièmes cellules d'E/S et une unité d'alimentation en tension. La pluralité de premières cellules d'E/S est disposée en réseau sur un substrat de circuit intégré semiconducteur. La pluralité de deuxièmes cellules d'E/S est disposée en réseau sur un substrat de circuit intégré semiconducteur le long de la pluralité de premières cellules d'E/S. L'unité d'alimentation en tension est formée sur un substrat de boîtier de semiconducteur, une portion de celle-ci faisant saillie dans une surface du substrat de boîtier de semiconducteur, et délivre une tension prescrite par le biais d'une région qui inclut la portion faisant saillie vers une cellule sujette qui est l'une quelconque de la pluralité de premières cellules d'E/S et une cellule parmi la pluralité de deuxièmes cellules d'E/S qui se trouve à proximité de la cellule sujette.
(JA) 半導体集積回路において電圧降下の増大を抑制する。 半導体集積回路は、複数の第1の入出力セルと、複数の第2の入出力セルと、電位供給部とを有する。複数の第1の入出力セルは、半導体集積回路基板上に配列される。複数の第2の入出力セルは、複数の第1の入出力セルに沿って半導体集積回路基板上に配列される。電位供給部は、半導体パッケージ基板の表面内において一部が突出して半導体パッケージ基板上に形成され、複数の第1の入出力セルのいずれかである対象セルと複数の第2の入出力セルのうち対象セルの近傍のセルとに対して突出した一部を含む領域を介して所定の電位を供給する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)