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1. WO2013121536 - 半導体記憶装置

公開番号 WO/2013/121536
公開日 22.08.2013
国際出願番号 PCT/JP2012/053532
国際出願日 15.02.2012
IPC
H01L 21/8244 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
822基板がシリコン技術を用いる半導体であるもの
8232電界効果技術
8234MIS技術
8239メモリ構造
8244スタティックランダムアクセスメモリ構造(SRAM)
H01L 27/11 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
10複数の個々の構成部品を反復した形で含むもの
105電界効果構成部品を含むもの
11スタティックランダムアクセスメモリ構造
CPC
H01L 27/0207
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
0203Particular design considerations for integrated circuits
0207Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
H01L 27/11
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
10including a plurality of individual components in a repetitive configuration
105including field-effect components
11Static random access memory structures
出願人
  • ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Unisantis Electronics Singapore Pte. Ltd. [SG]/[SG] (AllExceptUS)
  • 舛岡 富士雄 MASUOKA Fujio [JP]/[JP] (UsOnly)
  • 新井 紳太郎 ARAI Shintaro [JP]/[JP] (UsOnly)
発明者
  • 舛岡 富士雄 MASUOKA Fujio
  • 新井 紳太郎 ARAI Shintaro
代理人
  • 辻居 幸一 TSUJII Koichi
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR STORAGE DEVICE
(FR) DISPOSITIF SEMICONDUCTEUR DE STOCKAGE
(JA) 半導体記憶装置
要約
(EN)
The present invention provides a loadless 4T-SRAM configured from a vertical transistor SGT, the loadless 4T-SRAM having a small SRAM cell area. A stick-type memory cell configured by using four MOS transistors, wherein: the MOS transistors are SGTs which are formed on an SOI substrate and of which the drain, gate, and source are arranged in a perpendicular direction; the gate of an access transistor functioning as a wide line is shared by multiple cells that are adjacent to one another in the horizontal direction; and one contact to the wide line is formed per multiple cells. As a consequence, it is possible to provide a CMOS-type loadless 4T-SRAM having an extremely small memory cell area.
(FR)
La présente invention concerne une 4T-SRAM sans charge configurée à l'aide d'un transistor vertical SGT, la 4T-SRAM ayant une faible surface de cellule SRAM. L'invention concerne en outre une cellule de mémoire de type bâton, configurée à l'aide de 4 transistors MOS, dans laquelle : les transistors MOS sont des SGT qui sont formés sur un substrat SOI et dont les drain, grille et source sont disposés dans une direction perpendiculaire ; la grille d'un transistor d'accès, qui fonctionne comme une ligne large, est partagée par de multiples cellules qui sont adjacentes entre elles dans la direction horizontale ; et un contact avec la ligne large est formé pour de multiples cellules. En conséquence, il est possible de réaliser une 4T-SRAM sans charge de type CMOS qui a une surface de cellule de mémoire extrêmement faible.
(JA)
 縦型トランジスタSGTで構成されたLoadless4T-SRAMにおいて、小さいSRAMセル面積を実現する。 4個のMOSトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記MOSトランジスタはSOI基板上に形成されたドレイン、ゲート、ソースが垂直方向に配置されたSGTであり、アクセストランジスタのゲートをワードラインとして横方向に隣接する複数のセルで共通化し、ワードラインへのコンタクトを複数のセルごとに1個形成することにより、非常に小さいメモリセル面積を持つCMOS型Loadless4T-SRAMを実現することができる。
国際事務局に記録されている最新の書誌情報