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1. (WO2013114586) 設計支援装置,設計支援方法および設計支援プログラム
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2013/114586    国際出願番号:    PCT/JP2012/052262
国際公開日: 08.08.2013 国際出願日: 01.02.2012
IPC:
G06F 17/50 (2006.01)
出願人: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (米国を除く全ての指定国).
WATANABE, Yuuki [JP/JP]; (JP) (米国のみ).
AMANO, Yasuo [JP/JP]; (JP) (米国のみ).
ARAYAMA, Masashi [JP/JP]; (JP) (米国のみ)
発明者: WATANABE, Yuuki; (JP).
AMANO, Yasuo; (JP).
ARAYAMA, Masashi; (JP)
代理人: SANADA, Tamotsu; NOF Kichijoji-honcho Bldg. 5th Floor, 10-31, Kichijoji-honcho 1-chome, Musashino-shi, Tokyo 1800004 (JP)
優先権情報:
発明の名称: (EN) DESIGN ASSISTANCE DEVICE, DESIGN ASSISTANCE METHOD AND DESIGN ASSISTANCE PROGRAM
(FR) DISPOSITIF D'ASSISTANCE À LA CONCEPTION, PROCÉDÉ D'ASSISTANCE À LA CONCEPTION ET PROGRAMME D'ASSISTANCE À LA CONCEPTION
(JA) 設計支援装置,設計支援方法および設計支援プログラム
要約: front page image
(EN)When adding a sequential circuit to which a clock signal is input, said clock signal being distributed by means of a first buffer that is contained in a clock distribution circuit, if multiple other sequential circuits are connected to the first buffer, a processor (20) makes, on the basis of physical design data stored in memory (10), an assessment of whether a distance between the sequential circuit to be added and the first buffer is between a maximum value and a minimum value of a set consisting of the distances from the first buffer to each of the multiple other sequential circuits. If as a result of the assessment, the distance between the sequential circuit to be added and the first buffer is between the maximum value and the minimum value, said processor (20) performs a wiring process for the clock signal supplied from the first buffer, said wiring process being performed on the sequential circuit to be added. By means of the aforementioned process, a clock tree is capable of being revised by a simple method if a change occurs in the clock tree after completion of physical design.
(FR)Lors de l'ajout d'un circuit séquentiel dans lequel on entre un signal d'horloge, ledit signal d'horloge est distribué au moyen d'une première mémoire tampon qui est contenue dans un circuit de distribution d'horloges, si de multiples autres circuits séquentiels sont connectés à la première mémoire tampon, un processeur (20) effectue, sur la base de données de conception physiques stockées en mémoire (10), une évaluation pour savoir si une distance entre le circuit séquentiel à ajouter et la première mémoire tampon est située entre une valeur maximale et une valeur minimale d'un ensemble constitué des distances de la première mémoire tampon à chacun des multiples autres circuits séquentiels. S'il résulte de l'estimation que la distance entre le circuit séquentiel à ajouter et la première mémoire est située entre la valeur maximale et la valeur minimale, ledit processeur (20) effectue un processus de câblage pour le signal d'horloge fourni par la première mémoire tampon, ledit processus de câblage étant effectué sur le circuit séquentiel à ajouter. Au moyen du processus susmentionné, une arborescence d'horloges est capable d'être révisée par un procédé simple si un changement survient dans l'arborescence d'horloge après la fin de la conception physique.
(JA) プロセッサ(20)は、クロック分配回路に含まれる第1バッファによって分配されるクロック信号が入力される順序回路を追加する際に第1バッファに複数の他の順序回路が接続されている場合、メモリ(10)に格納された物理設計データに基づき、追加される順序回路と第1バッファとの距離が、第1バッファから複数の他の順序回路までの距離の最大値と最小値との間にあるか否かを判定し、判定の結果、追加される順序回路と第1バッファとの距離が前記最大値と前記最小値との間にある場合、追加される順序回路に対し、第1バッファから供給するクロック信号の配線処理を行なう。これにより、物理設計完了後にクロックツリーに変更が生じた場合にクロックツリーを簡便な手法で修正することが可能になる。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)