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1. WO2013114586 - 設計支援装置,設計支援方法および設計支援プログラム

公開番号 WO/2013/114586
公開日 08.08.2013
国際出願番号 PCT/JP2012/052262
国際出願日 01.02.2012
IPC
G06F 17/50 2006.01
G物理学
06計算;計数
F電気的デジタルデータ処理
17特定の機能に特に適合したデジタル計算またはデータ処理の装置または方法
50計算機利用設計
CPC
G06F 1/06
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
1Details not covered by groups G06F3/00G06F13/00 and G06F21/00
04Generating or distributing clock signals or signals derived directly therefrom
06Clock generators producing several clock signals
G06F 30/394
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
30Computer-aided design [CAD]
30Circuit design
39Circuit design at the physical level
394Routing
G06F 30/398
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
30Computer-aided design [CAD]
30Circuit design
39Circuit design at the physical level
398Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
出願人
  • 富士通株式会社 FUJITSU LIMITED [JP]/[JP] (AllExceptUS)
  • 渡辺 祐樹 WATANABE, Yuuki [JP]/[JP] (UsOnly)
  • 天野 靖雄 AMANO, Yasuo [JP]/[JP] (UsOnly)
  • 荒山 正志 ARAYAMA, Masashi [JP]/[JP] (UsOnly)
発明者
  • 渡辺 祐樹 WATANABE, Yuuki
  • 天野 靖雄 AMANO, Yasuo
  • 荒山 正志 ARAYAMA, Masashi
代理人
  • 真田 有 SANADA, Tamotsu
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) DESIGN ASSISTANCE DEVICE, DESIGN ASSISTANCE METHOD AND DESIGN ASSISTANCE PROGRAM
(FR) DISPOSITIF D'ASSISTANCE À LA CONCEPTION, PROCÉDÉ D'ASSISTANCE À LA CONCEPTION ET PROGRAMME D'ASSISTANCE À LA CONCEPTION
(JA) 設計支援装置,設計支援方法および設計支援プログラム
要約
(EN)
When adding a sequential circuit to which a clock signal is input, said clock signal being distributed by means of a first buffer that is contained in a clock distribution circuit, if multiple other sequential circuits are connected to the first buffer, a processor (20) makes, on the basis of physical design data stored in memory (10), an assessment of whether a distance between the sequential circuit to be added and the first buffer is between a maximum value and a minimum value of a set consisting of the distances from the first buffer to each of the multiple other sequential circuits. If as a result of the assessment, the distance between the sequential circuit to be added and the first buffer is between the maximum value and the minimum value, said processor (20) performs a wiring process for the clock signal supplied from the first buffer, said wiring process being performed on the sequential circuit to be added. By means of the aforementioned process, a clock tree is capable of being revised by a simple method if a change occurs in the clock tree after completion of physical design.
(FR)
Lors de l'ajout d'un circuit séquentiel dans lequel on entre un signal d'horloge, ledit signal d'horloge est distribué au moyen d'une première mémoire tampon qui est contenue dans un circuit de distribution d'horloges, si de multiples autres circuits séquentiels sont connectés à la première mémoire tampon, un processeur (20) effectue, sur la base de données de conception physiques stockées en mémoire (10), une évaluation pour savoir si une distance entre le circuit séquentiel à ajouter et la première mémoire tampon est située entre une valeur maximale et une valeur minimale d'un ensemble constitué des distances de la première mémoire tampon à chacun des multiples autres circuits séquentiels. S'il résulte de l'estimation que la distance entre le circuit séquentiel à ajouter et la première mémoire est située entre la valeur maximale et la valeur minimale, ledit processeur (20) effectue un processus de câblage pour le signal d'horloge fourni par la première mémoire tampon, ledit processus de câblage étant effectué sur le circuit séquentiel à ajouter. Au moyen du processus susmentionné, une arborescence d'horloges est capable d'être révisée par un procédé simple si un changement survient dans l'arborescence d'horloge après la fin de la conception physique.
(JA)
 プロセッサ(20)は、クロック分配回路に含まれる第1バッファによって分配されるクロック信号が入力される順序回路を追加する際に第1バッファに複数の他の順序回路が接続されている場合、メモリ(10)に格納された物理設計データに基づき、追加される順序回路と第1バッファとの距離が、第1バッファから複数の他の順序回路までの距離の最大値と最小値との間にあるか否かを判定し、判定の結果、追加される順序回路と第1バッファとの距離が前記最大値と前記最小値との間にある場合、追加される順序回路に対し、第1バッファから供給するクロック信号の配線処理を行なう。これにより、物理設計完了後にクロックツリーに変更が生じた場合にクロックツリーを簡便な手法で修正することが可能になる。
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